發(fā)布時間：2024-03-18 21:46

　　隨著嵌入式系統(tǒng)功能日益增強,設計復雜度和上市時間(TTM)之間的矛盾逐漸突出,提高功能測試驗證的效率和覆蓋率是當前數(shù)字集成電路研究的熱門領域。本文以嵌入式CPU的驗證為背景,探索數(shù)字集成電路功能驗證的激勵產生方法,提出一種基于層次化架構的受限約束隨機激勵產生方法,可增強激勵產生的目的性和提升覆蓋率,從而提高處理器的驗證效率。主要研究內容和創(chuàng)新點包括: 1.層次化的隨機約束技術。在分層架構下將直接激勵針對性強和普通受限隨機激勵測試方便的優(yōu)點相結合,實現(xiàn)從底層處理器信號級到高層處理器系統(tǒng)級隨機激勵的逐層抽象,提高測試激勵的質量和有效性。該技術通過測試層、場景層、功能層和指令層,提供靈活的約束參數(shù)配置接口,解決嵌入式CPU驗證中傳統(tǒng)受限隨機激勵方法所面臨的參數(shù)配置復雜度高和針對性低的問題,實現(xiàn)隨機測試激勵在不同粒度范圍的高效可控,縮減測試激勵搜索空間,加快驗證的收斂速度。 2.可配置功能庫技術。通過抽象處理器內部邏輯和外部通信功能,以處理器功能單元為隨機激勵的構建基礎,產生基于指令和通信接口行為操作的測試序列流。該技術利用處理器計算與通信的正交性原則,構建復雜的處理器模擬運行環(huán)境,擴大測試覆...

【文章頁數(shù)】：80 頁

【學位級別】：碩士

【部分圖文】：

圖1一2Soc邏輯設計復雜性

硬件復雜度的增長遵循摩爾定律(1985)l，】，但驗證的復雜性更具挑戰(zhàn)。它在理論上將隨著硬件復雜度的翻倍而指數(shù)型增長。功能驗證被廣發(fā)的認為是硬件設計的瓶頸所在，高達70%的時間耗費。今年的調查研究(圖1一2)表明SoC設計的統(tǒng)計數(shù)據(jù)，表明設計復雜度(LogieGates)，設計....

圖1一4IntellA32系列芯片邏輯bug數(shù)

浙江大學碩士學位論文第1章緒論圖1一4IntellA32系列芯片邏輯bug數(shù):21處理器驗證技術的研究現(xiàn)狀目前處理器的功能驗證技術主要采用模擬驗證(simulatfonVerificatfon硬件加速驗證(HardwareEmulationVerifieation)和形式....

圖2一4測試層對各層的約束

圖2一4測試層對各層的約束測試人員根據(jù)測試計劃針對處理器的某個模塊或某個功能編寫測試案例進行驗證，即設定用戶約束(圖2一3測試層)。編寫測試案例實現(xiàn)兩個目的:修改各層約束和創(chuàng)建定向激勵。在修改各層約束時，可定義新的隨機場景，限制功能庫的引用范圍和功能操作的轉移概率等。在創(chuàng)建定向激....

圖3一1分層隨機激勵的約束組成

3.1分層隨機激勵的約束分類約束是隨機驗證流程中控制激勵產生的指導框架，處理器的隨機約束通常分為軟件約束和硬件約束(圖3一1)。分層隨機激勵發(fā)生器將軟硬件約束與激勵的層次化框架相結合，有效產生覆蓋處理器功能操作的激勵流。約束實際上是定義了參數(shù)配置的隨機范圍，并在激勵運行時產生符合....

本文編號：3931861