發(fā)布時(shí)間：2023-03-30 03:41

　　為了適應(yīng)現(xiàn)代社會(huì)對(duì)具有優(yōu)良特性的存儲(chǔ)器件的需求,我們急需一種讀寫(xiě)速度快的非易失性存儲(chǔ)器,而鐵電存儲(chǔ)器便是一種符合以上需求的新型存儲(chǔ)器件。鐵電存儲(chǔ)器的核心是一種具有極化特性的鐵電材料,將鐵電材料制備成為跟CMOS工藝相兼容的鐵電電容,就可以利用鐵電材料的特性來(lái)實(shí)現(xiàn)非易失性存儲(chǔ)的功能。本文使用具有鐵電性的新型的氧化鉿材料制備鐵電電容,并且使用2T2C型存儲(chǔ)單元。目前鐵電存儲(chǔ)器讀寫(xiě)電路設(shè)計(jì)中存在以下問(wèn)題,一是鐵電材料存在極化疲勞失效、印記失效、保持損失失效以及老化現(xiàn)象,這些問(wèn)題會(huì)導(dǎo)致存儲(chǔ)器壽命減少;二是不合理的存儲(chǔ)陣列結(jié)構(gòu)會(huì)使位線電壓差減小,從而影響靈敏放大器的工作;三是閾值損失效應(yīng)會(huì)使鐵電電容極化電壓減小;四是不同的讀出方式會(huì)減弱鐵電電容的剩余極化強(qiáng)度或者加速鐵電材料的失效;最后是在寫(xiě)入數(shù)據(jù)時(shí),如果新寫(xiě)入的數(shù)據(jù)與存儲(chǔ)陣列中原有數(shù)據(jù)相同,則會(huì)造成重復(fù)寫(xiě)入,從而加速鐵電材料的疲勞,但是由于ECC電路的存在,要求存儲(chǔ)器在每一次寫(xiě)入前,都要先將對(duì)應(yīng)的數(shù)據(jù)讀出,這樣就可以在寫(xiě)入數(shù)據(jù)之前明確存儲(chǔ)陣列中的數(shù)據(jù)內(nèi)容,從而避免重復(fù)寫(xiě)入。為解決以上問(wèn)題,本文分別設(shè)計(jì)并優(yōu)化了以下電路結(jié)構(gòu)。一是對(duì)存儲(chǔ)陣列的優(yōu)化,...

【文章頁(yè)數(shù)】：87 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 課題背景及意義
    1.2 國(guó)內(nèi)外發(fā)展現(xiàn)狀
    1.3 本文主要內(nèi)容和結(jié)構(gòu)安排
第二章 鐵電存儲(chǔ)器的工作原理
    2.1 鐵電材料及鐵電電容
        2.1.1 鐵電材料及鐵電性
        2.1.2 鐵電電容
        2.1.3 用于存儲(chǔ)器的鐵電材料的選擇
    2.2 鐵電存儲(chǔ)器的基本存儲(chǔ)單元
        2.2.1 基本存儲(chǔ)單元的構(gòu)成
        2.2.2 存儲(chǔ)單元讀寫(xiě)時(shí)序
    2.3 鐵電存儲(chǔ)器基本架構(gòu)
    2.4 本章總結(jié)
第三章 鐵電存儲(chǔ)器讀寫(xiě)電路設(shè)計(jì)中存在的問(wèn)題
    3.1 鐵電材料的失效機(jī)理
        3.1.1 極化疲勞失效
        3.1.2 保持損失失效
        3.1.3 印記失效
        3.1.4 鐵電老化現(xiàn)象
        3.1.5 幾種失效機(jī)理對(duì)存儲(chǔ)器讀寫(xiě)電路設(shè)計(jì)的影響
    3.2 陣列結(jié)構(gòu)對(duì)位線電壓的影響
    3.3 閾值損失效應(yīng)對(duì)存儲(chǔ)單元讀寫(xiě)操作的影響
    3.4 板線脈沖對(duì)鐵電電容極化的影響
        3.4.1 鐵電存儲(chǔ)器的脈沖后讀出方法
        3.4.2 脈沖后讀出方法的缺點(diǎn)
        3.4.3 兩種讀出方法的比較
    3.5 外圍電路對(duì)存儲(chǔ)單元的影響
    3.6 本章小結(jié)
第四章 鐵電存儲(chǔ)器的讀寫(xiě)關(guān)鍵電路的優(yōu)化設(shè)計(jì)
    4.1 陣列結(jié)構(gòu)優(yōu)化設(shè)計(jì)
    4.2 字線升壓電路設(shè)計(jì)
        4.2.1 基本電荷泵工作原理
        4.2.2 用于消除閾值損失的電荷泵結(jié)構(gòu)
    4.3 板線驅(qū)動(dòng)電路優(yōu)化設(shè)計(jì)
        4.3.1 板線驅(qū)動(dòng)電路結(jié)構(gòu)
        4.3.2 板線驅(qū)動(dòng)電路仿真
    4.4 提升鐵電存儲(chǔ)器讀寫(xiě)次數(shù)的電路優(yōu)化設(shè)計(jì)
        4.4.1 減少重復(fù)寫(xiě)入的電路結(jié)構(gòu)設(shè)計(jì)
        4.4.2 減少重復(fù)寫(xiě)入的電路結(jié)構(gòu)仿真
    4.5 本章總結(jié)
第五章 鐵電存儲(chǔ)器讀寫(xiě)電路設(shè)計(jì)及仿真
    5.1 1Mbit鐵電存儲(chǔ)器完整電路框圖
    5.2 靈敏放大器設(shè)計(jì)
    5.3 鐵電存儲(chǔ)器讀寫(xiě)控制電路設(shè)計(jì)及仿真
        5.3.1 級(jí)聯(lián)時(shí)延電路設(shè)計(jì)
        5.3.2 可編程時(shí)序產(chǎn)生電路的基本單元
        5.3.3 可編程時(shí)序產(chǎn)生電路的仿真
    5.4 鐵電存儲(chǔ)器整體電路仿真
        5.4.1 鐵電存儲(chǔ)器寫(xiě)入時(shí)序仿真
        5.4.2 鐵電存儲(chǔ)器脈沖中讀出時(shí)序仿真
        5.4.3 鐵電存儲(chǔ)器脈沖后讀出時(shí)序仿真
    5.5 本章總結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果



本文編號(hào)：3775116