本論文采用基于IP復用技術的設計原則和方法對PCI總線主設備控制器IPCORE的設計與實現(xiàn)進行了研究。在深入分析和理解PCI總線協(xié)議的基礎上,以FPGA為硬件平臺,采用自頂向下的設計方法和自底向上的驗證策略,成功實現(xiàn)了IP CORE與PCI總線的接口連接。論文側重于對PCI總線協(xié)議的實現(xiàn),提出了IP CORE的總體設計方案,分析了各個模塊的功能作用,給出了PCI配置空間、單周期讀、寫交易、DMA傳輸和中斷處理的詳細設計過程,并根據(jù)FPGA的驗證方法對IP CORE進行了功能仿真,布局布線后的時序仿真和PCB板卡的硬件調試。證明了IP CORE的設計完成了要求的功能。論文提出的IP復用技術,良好的代碼設計原則和完整的驗證策略對提高設計的靈活性和集成度,確保產(chǎn)品的可靠性和穩(wěn)定性都有一定的參考價值。 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：70 頁

【學位級別】：碩士

【部分圖文】：

LogiCORE內部結構框圖

而不得不終止傳輸，即所謂的超時。究其超時的原因，不是目標設備產(chǎn)生的訪問延時，就是要做的操作耗時太長。如圖3.4所示，在時鐘3處，主設備撤銷了FRAME#信號而建立了IRDY#，說明它己得知目前的操作已完成，便以此方式提出終止，而此時TRDY#也正好有效，故最后一個數(shù)據(jù)被傳輸，當時鐘4到來時，IRDY#己撤銷，因為此時傳輸己經(jīng)完成

3.3.5PCI總線上的設備選擇信號一個設備是否被選中，是由DEVSEL#信號來指示的。DEVSEL#由當前傳輸中的目標設備所驅動，如圖3.5所示。CLKF隊ME翻口一IRDY禪TRDY禪DEvsE“一‘。一及通必誕級隨亙辦應乙--一‘-圖3.5設備選擇的時序關系DEVSEL#信號可在地址段之后的1個、2個或3個時鐘處被驅動，具體時刻可在配置空間的狀態(tài)寄存器中指定。DEVSEL#的有效必須早于或同時于目標設備的TRDY#、STOP#或讀數(shù)據(jù)的時鐘邊沿，也就是說，一個目標設備要先置DEVSEL#有效后才能發(fā)出其它目標響應信號。一旦目標設備確定了DEVSEL#信號，就不能在FRAME#被撤銷而IRDY#有效時和最后數(shù)據(jù)段完成之前撤銷它。在正常的主設備終止情況下，DEVSEL#的撤銷必須與TRDY#的撤銷同時發(fā)生。如果在FRAME#有效后的3個時鐘周期內，沒有設備發(fā)出DEVSEL#，則按負向譯碼的設備便可以置DEVSEL#有效并擁有傳輸?shù)臋嗔�。倘若整個系統(tǒng)中沒有一個負向譯碼的設備，則主設備就收不到有效的DEVSEL#信號

【參考文獻】：
期刊論文
[1]FPGA實現(xiàn)PCI總線接口技術[J]. 郭天天,盧煥章,常青.  電子產(chǎn)品世界. 2002(08)



本文編號：3439896