微處理器是電子系統(tǒng)的核心部件之一,而運算單元決定了微處理器的性能,因此研究高速運算單元對提高微處理器性能具有重要意義。本文設(shè)計了64位高速加法器和高速移位器。此外,在某些特殊應(yīng)用場合,比如航天領(lǐng)域,對微處理器的可靠性要求很高,因此本文還研究了運算單元的容軟錯方法。研究成果包括以下幾點:1)優(yōu)化了混合型加法器的版圖布局。采用優(yōu)化的混合型加法器結(jié)構(gòu),設(shè)計實現(xiàn)了一種全定制高速加法器。實現(xiàn)了較小的版圖面積,達到了較高的性能。2)設(shè)計優(yōu)化了一種基于混合結(jié)構(gòu)的高速移位器,并完成電路設(shè)計和版圖設(shè)計。實現(xiàn)版圖面積較為合理,性能得到一定改善。3)提出了一種基于天然冗余資源的容軟錯技術(shù),并設(shè)計實現(xiàn)了一種可以運算32位模式和64位模式的容軟錯加法器。該加法器可以平均修復(fù)85.87%的隨機注入脈沖。而且,實現(xiàn)了面積和延時的低開銷。本文設(shè)計了64位高速加法器和移位器,功能正確,性能得到一定改善。本文還設(shè)計了一種容軟錯加法器,容軟錯能力強,開銷低,取得了預(yù)期成果,對運算單元的高速設(shè)計和容軟錯設(shè)計具有一定的指導(dǎo)意義。 

【文章來源】：國防科技大學湖南省 211工程院校 985工程院校

【文章頁數(shù)】：66 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
        1.1.1 X處理器中的整數(shù)執(zhí)行部件
        1.1.2 軟錯誤機理
    1.2 國內(nèi)外相關(guān)研究
        1.2.1 運算單元性能的發(fā)展
        1.2.2 軟錯誤的發(fā)展
    1.3 課題研究內(nèi)容
    1.4 文章組織
第二章 基于混合結(jié)構(gòu)的高速加法器設(shè)計
    2.1 混合型高速加法器算法
    2.2 混合型高速加法器電路設(shè)計
        2.2.1 電路風格分析
        2.2.2 混合型高速加法器電路設(shè)計
    2.3 混合型高速加法器版圖設(shè)計
        2.3.1 布圖規(guī)劃
        2.3.2 單元版圖設(shè)計
        2.3.3 全局版圖設(shè)計
    2.4 混合型高速加法器模擬驗證
        2.4.1 模擬環(huán)境
        2.4.2 模擬結(jié)果及分析
    2.5 本章小結(jié)
第三章 基于混合結(jié)構(gòu)的高速移位器設(shè)計
    3.1 混合型高速移位器算法研究
    3.2 混合型高速移位器電路設(shè)計
        3.2.1 數(shù)據(jù)擴展
        3.2.2 數(shù)據(jù)選擇
        3.2.3 數(shù)據(jù)移位
    3.3 混合型高速移位器版圖設(shè)計
    3.4 混合型高速移位器模擬驗證
        3.4.1 模擬環(huán)境
        3.4.2 模擬結(jié)果及分析
    3.5 本章小結(jié)
第四章 基于天然冗余資源的容軟錯加法器設(shè)計
    4.1 組合邏輯電路的軟錯誤
    4.2 組合邏輯電路容軟錯技術(shù)
        4.2.1 TMR
        4.2.2 DMR
        4.2.3 DTS
        4.2.4 STS
    4.3 基于天然冗余資源的容軟錯加法器設(shè)計
    4.4 容軟錯加法器模擬驗證
        4.4.1 模擬方法
        4.4.2 模擬結(jié)果及分析
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 全文工作總結(jié)
    5.2 工作展望
致謝
參考文獻
作者在學期間取得的學術(shù)成果


【參考文獻】：
碩士論文
[1]基于90nm工藝的整數(shù)運算部件設(shè)計與優(yōu)化[D]. 陳建梅.國防科學技術(shù)大學 2009
[2]高性能算術(shù)邏輯部件研究與全定制設(shè)計[D]. 孫巖.國防科學技術(shù)大學 2005
[3]深亞微米IC物理設(shè)計中的信號完整性研究[D]. 王胤翔.東南大學 2005



本文編號：3379750