隨著處理器主頻的不斷提升,其性能瓶頸已經(jīng)轉(zhuǎn)移到了存儲部件和I/O接口部件。寄存器文件作為微處理器內(nèi)核的關(guān)鍵部件,處于存儲層次的頂層,是訪問速度要求最高的存儲部件。因此,高速寄存器文件的設(shè)計對處理器的性能提升具有重要意義。X微處理器是一款64位多核多線程的高性能微處理器,同時也是一款非常優(yōu)秀的浮點處理器,其浮點寄存器文件的頻率要求較高,規(guī)模較大,是整個微處理器設(shè)計的一個重點。鑒于目前半定制單元庫中的寄存器文件性能難以滿足設(shè)計要求,因此對其進(jìn)行全定制設(shè)計。本文在65nm CMOS工藝下實現(xiàn)了一款2讀2寫端口,支持多線程的浮點寄存器文件,其規(guī)模為256字×78位。最差情況下的模擬結(jié)果表明:讀出延時約為383ps,寫入延時約為287ps,時鐘頻率可以達(dá)到2GHz。相比基于標(biāo)準(zhǔn)單元的半定制綜合結(jié)果,時鐘頻率由1GHz提高到2GHz,優(yōu)化了約1倍;面積由732857μm2縮小到400000μm2以下,優(yōu)化了約45%;同時由于門控電源的應(yīng)用,在功耗方面也有較大的改善,均達(dá)到了設(shè)計目標(biāo)。本文設(shè)計從高速度與低功耗的角度出發(fā),針對影響寄存器文件速度的主要因素進(jìn)行了優(yōu)化,同時對低功耗設(shè)計技術(shù)的方面也進(jìn)行了應(yīng)... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：81 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 X 處理器介紹
    1.2 課題背景與研究內(nèi)容及意義
    1.3 本文主要工作及成果
    1.4 本文結(jié)構(gòu)
第二章 寄存器文件總體設(shè)計及相關(guān)技術(shù)
    2.1 寄存器文件研究現(xiàn)狀
    2.2 X 處理器寄存器文件總體設(shè)計
        2.2.1 設(shè)計目標(biāo)與端口說明
        2.2.2 讀寫時序分析與設(shè)計
        2.2.3 總體模塊劃分
    2.3 全定制設(shè)計技術(shù)
        2.3.1 全定制設(shè)計流程
        2.3.2 全定制設(shè)計工具
    2.4 本章小結(jié)
第三章 寄存器文件電路設(shè)計與模擬驗證
    3.1 存儲陣列設(shè)計
        3.1.1 存儲位元的存值結(jié)構(gòu)
        3.1.2 存儲位元的讀寫端口
        3.1.3 模擬結(jié)果
    3.2 譯碼模塊設(shè)計
        3.2.1 讀寫譯碼器的電路設(shè)計
        3.2.2 讀寫譯碼器的譯碼方式
        3.2.3 模擬結(jié)果
    3.3 讀寫控制電路設(shè)計
        3.3.1 預(yù)充電路與寫入控制電路
        3.3.2 靈敏放大電路
        3.3.3 讀出選擇電路
    3.4 內(nèi)部時鐘電路及使能產(chǎn)生電路設(shè)計
        3.4.1 內(nèi)部時鐘電路
        3.4.2 讀寫地址比較電路
        3.4.3 讀寫使能信號產(chǎn)生電路
    3.5 應(yīng)用基于門控電源（Power-Gating）低功耗設(shè)計技術(shù)
        3.5.1 堆棧效應(yīng)（Stacking Effect）
        3.5.2 門控電源應(yīng)用于SRAM 單元
        3.5.3 門控電源應(yīng)用于該寄存器文件存儲陣列
    3.6 本章小結(jié)
第四章 寄存器文件版圖設(shè)計與模擬驗證
    4.1 結(jié)構(gòu)化版圖設(shè)計與版圖布局規(guī)劃
        4.1.1 版圖整體布局規(guī)劃
        4.1.2 基礎(chǔ)單元版圖與陣列模塊版圖
        4.1.3 寄存器文件整體版圖設(shè)計及驗證
    4.2 寄生參數(shù)效應(yīng)及優(yōu)化
        4.2.1 連線的RC 延遲及優(yōu)化
        4.2.2 IR drop 問題及優(yōu)化
        4.2.3 串?dāng)_問題及優(yōu)化
    4.3 寄存器參數(shù)提取與版圖后模擬
    4.4 本章小結(jié)
第五章 寄存器文件相關(guān)視圖創(chuàng)建與分析
    5.1 物理視圖的提取
    5.2 時序模型的建立
        5.2.1 小模塊時序模型的建立
        5.2.2 宏模塊時序模型的建立
    5.3 本章小結(jié)
第六章 結(jié)束語
    6.1 課題工作總結(jié)
    6.2 未來工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]高性能SRAM的低功耗設(shè)計[J]. 熊凱,譚全林,邢座程,李少青.  微電子學(xué). 2009(06)
[2]帶定向通路的十讀六寫寄存器文件全定制設(shè)計[J]. 馬鵬勇,李振濤,陳書明.  計算機工程與科學(xué). 2008(07)
[3]多核多線程處理器的發(fā)展及其軟件系統(tǒng)架構(gòu)[J]. 劉近光,梁滿貴.  微處理機. 2007(01)
[4]龍芯2號處理器設(shè)計和性能分析[J]. 胡偉武,張福新,李祖松.  計算機研究與發(fā)展. 2006(06)
[5]SOC的關(guān)鍵技術(shù)和設(shè)計方法[J]. 楊震,文愛萍.  微電子技術(shù). 2001(05)

碩士論文
[1]X處理器中高速寄存器文件全定制設(shè)計與實現(xiàn)[D]. 王洪翰.國防科學(xué)技術(shù)大學(xué) 2009
[2]低功耗存儲器設(shè)計研究及在ROM中的實現(xiàn)[D]. 樂大珩.國防科學(xué)技術(shù)大學(xué) 2005
[3]X微處理器時序建模技術(shù)研究與實現(xiàn)[D]. 陳天健.國防科學(xué)技術(shù)大學(xué) 2005



本文編號：3297832