隨著工藝水平的不斷進(jìn)步,集成電路設(shè)計(jì)復(fù)雜度的不斷增加,存儲(chǔ)器越來(lái)越成為處理器頻率的瓶頸。因此高速、低功耗的存儲(chǔ)器設(shè)計(jì)是當(dāng)今微處理器設(shè)計(jì)的重要研究方向,對(duì)它的研發(fā)越來(lái)越受到廣泛的重視。本文采用全定制的設(shè)計(jì)方法,在0.13μm CMOS的工藝下,設(shè)計(jì)實(shí)現(xiàn)了一款16.5KB的指令緩存數(shù)據(jù)陣列(ICD),其工作頻率為1GHz,完成了版圖設(shè)計(jì)和驗(yàn)證�；诒驹O(shè)計(jì),給出了版圖后模擬驗(yàn)證的方法、宏模塊提取LEF視圖的方法、以及宏模塊創(chuàng)建時(shí)序庫(kù)和自動(dòng)插入BIST電路的方法。版圖設(shè)計(jì)完成后,首先要對(duì)它進(jìn)行模擬驗(yàn)證,Nanosim、Xa等工具都提供了做模擬驗(yàn)證的接口。其次,版圖設(shè)計(jì)完成后還要提供LEF視圖,創(chuàng)建.lib時(shí)序模型。這樣才能在以后的工作中做布局布線和靜態(tài)時(shí)序分析。最后,對(duì)于全定制設(shè)計(jì)的宏模塊,可能由于本身的設(shè)計(jì)或者制造過(guò)程中存在缺陷,一定要進(jìn)行測(cè)試,MBISTArchitect工具可以提供很多自帶的測(cè)試算法,每一種測(cè)試算法對(duì)應(yīng)不同的缺陷類(lèi)型。因此它可以針對(duì)不同設(shè)計(jì)產(chǎn)生不同的BIST電路、控制鏈接電路、以及測(cè)試激勵(lì)和基本的綜合腳本,可以很方便的對(duì)存儲(chǔ)器進(jìn)行測(cè)試。在典型情況下,輸入斜率為44ps、輸... 

【文章來(lái)源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：87 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

TLP和ILP的不同在同一個(gè)處理器中，一個(gè)線程的存儲(chǔ)部件讀取時(shí)間會(huì)和其他線程的執(zhí)行周期交迭，而且多處理器是并行的運(yùn)行其多個(gè)線程

二二石二二二二二二二二二二二二二要慢下來(lái)的趨勢(shì)�，F(xiàn)在功耗問(wèn)題已經(jīng)成為開(kāi)發(fā)芯片的瓶頸，低功耗己經(jīng)成了現(xiàn)在電路設(shè)計(jì)中的熱門(mén)課題，如圖1.2所示最新版的 Pentiuln4G處理器就是由于功耗太高而被取消。因此芯片的的低功耗設(shè)計(jì)也日益成為開(kāi)發(fā)者們關(guān)注的焦點(diǎn)。隨著便攜式系統(tǒng)的出現(xiàn)，當(dāng)人們開(kāi)始滿足于數(shù)字系統(tǒng)的高速計(jì)算能力時(shí)，又渴望能夠獲得更方便的使用。于是，便攜式的電子產(chǎn)品誕生了。移動(dòng)通信、便攜式計(jì)算機(jī)和移動(dòng)式多媒體設(shè)備等已成為增長(zhǎng)率最高的產(chǎn)品，形成了巨大的市場(chǎng)。但是便攜式設(shè)備都是靠電池驅(qū)動(dòng)的，電池的壽命成為制約這些產(chǎn)品應(yīng)用的關(guān)鍵因素。實(shí)際上，一個(gè)商用的便攜式產(chǎn)品成功與否和它的重量、成本以及電池壽命有密切的關(guān)系。然而傳統(tǒng)的鎳電池技術(shù)只能提供約23w一 hrs/Pound的能量密度，即使目前新型的鎳金屬氫化物電池也只有35一40W一hrs/Pound圖1.2低功耗的相關(guān)問(wèn)題的能量密度。電池技術(shù)的發(fā)展在短時(shí)間內(nèi)無(wú)法滿足日益增長(zhǎng)的能源需求，因此以低功耗設(shè)計(jì)來(lái)延長(zhǎng)電池壽命對(duì)便攜式系統(tǒng)來(lái)說(shuō)顯得尤為重要。而在便攜式設(shè)備的整體系統(tǒng)功耗中

國(guó)防科學(xué)技術(shù)大學(xué)研究生院工程碩士學(xué)位論文線的長(zhǎng)度有可能高達(dá)100km。如圖1.3所示:20000 20012002200320042005200620072010單位(年)圖1.3互連線長(zhǎng)度的發(fā)展趨勢(shì) 0000000n︺﹄口︸日一氏J一1)1從」夕日。毛︶側(cè)華均特征尺寸的縮小減少了互連線之間的間距(線寬和線間距)，提高了芯片的封裝密度。本地互連線的間距通常都很小;線的長(zhǎng)度也比較短，所以只需要考慮線上的電容負(fù)載。但是塊間的互連線和全局的互連線通常都很長(zhǎng)，因此要考慮RC延時(shí)。如圖1.4所示，線間距的縮小有利于提高集成密度，減小寄生電容，但是也增大了線上的電阻，因而影響RC延時(shí)，如圖1.5所示。O奮曰‘邑2001000 .loealwriting P1teh.intermediate writingPiteh Dglobalwriting bitCh 0nU︸U︸OU八 Uon︸八 UnU曰了﹄遷匕勻一‘dO︵日。︶二 20012003 20052007時(shí)間(年)圖 1.4互連線間距的縮放趨勢(shì) 000000 204030605010名蓄旦蓄圈工日日 20012003圖 1.5.loeal盯 itingRC delayforlmm(ps).intermediate writingRCdelayforl咖(ps) Dglobalwriting RCdelayforlmm(ps) 20052007時(shí)間(年)互連延時(shí)縮放因子趨勢(shì)圖1.6列出了隨著特征尺寸的降低互連線的延時(shí)與總的電路延時(shí)(線延時(shí)與器件延時(shí)的和)之間的關(guān)系，從圖上可以發(fā)現(xiàn)，器件的延時(shí)在不斷的減小。在0.25um工藝下

【參考文獻(xiàn)】：
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碩士論文
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