在人工智能的研究領(lǐng)域中,隨著神經(jīng)科學家對人腦的不斷探索,人工神經(jīng)網(wǎng)絡(luò)技術(shù)正在不斷的進行著改進與提升。近年來,由于科學設(shè)備和技術(shù)的不斷發(fā)展,生物科學家們對生物大腦進行了更深入的觀察與研究,發(fā)現(xiàn)生物能夠快速響應(yīng)外界的刺激是因為生物神經(jīng)網(wǎng)絡(luò)的信息傳遞依賴于神經(jīng)元發(fā)放脈沖的具體時刻,在此背景下提出了一種新型的人工神經(jīng)網(wǎng)絡(luò)——脈沖神經(jīng)網(wǎng)絡(luò)(SNN),由于其與生物神經(jīng)元機制的高度吻合性,脈沖神經(jīng)網(wǎng)絡(luò)迅速成為世界各界的研究熱點。當前基于SNN網(wǎng)絡(luò)的研究項目主要還是以軟件算法仿真為主,但是采用計算機編程實現(xiàn)的方法并不能完全發(fā)揮SNN網(wǎng)絡(luò)中低功耗、高性能以及高并行計算的特點。雖然工程師們已相繼開發(fā)出了各種可以模擬SNN網(wǎng)絡(luò)的仿真器,然而目前基本上都缺乏可擴展的體系結(jié)構(gòu),無法實現(xiàn)對網(wǎng)絡(luò)編程擴展的要求,而這一要求對正處于研究發(fā)展過程中的脈沖神經(jīng)網(wǎng)絡(luò)的仿真與驗證是及其重要的�；谏鲜鲈�,傳統(tǒng)計算機已經(jīng)越來越不能滿足脈沖神經(jīng)網(wǎng)絡(luò)算法的處理性能,人們迫切需要一種能夠?qū)NN算法進行驗證及處理的平臺。本文針對脈沖神經(jīng)網(wǎng)絡(luò)(SNN)設(shè)計了一種基于事件驅(qū)動的可編程、可擴展的并行體系架構(gòu),其設(shè)計思想基于傳輸觸發(fā)(TTA)體系結(jié)構(gòu)。其特點是將神經(jīng)元看做專用運算處理單元,通過信號傳遞網(wǎng)絡(luò)為專用處理單元傳輸數(shù)據(jù)并實現(xiàn)網(wǎng)絡(luò)中的運算,由于TTA體系結(jié)構(gòu)具有并行度高、擴展性強、指令集簡單等特點,故所設(shè)計的SNN處理器具有較強的通用性和擴展性,其神經(jīng)元模型參數(shù)與網(wǎng)絡(luò)結(jié)構(gòu)皆可配置。系統(tǒng)采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn),可以提供高性能的并行運算且可靈活支持大規(guī)模SNN模型的模擬仿真。根據(jù)網(wǎng)絡(luò)的處理需求,通過專用的神經(jīng)元處理單元來計算SNN,考慮到FPGA中有限的硬件資源,SNN處理器中神經(jīng)元通過時分復(fù)用的方式實現(xiàn)脈沖神經(jīng)元陣列的擴展,這種實現(xiàn)方法可以節(jié)省大量的硬件資源,顯著提升SNN網(wǎng)絡(luò)規(guī)模。本文旨在提供一種工具,使得SNN的模型設(shè)計相對于在CPU/GPU架構(gòu)上可以更快實現(xiàn),但相對于定制的神經(jīng)形態(tài)芯片要便宜很多。此外,系統(tǒng)可編程、可擴展的特點使得所設(shè)計的處理器可以適用于當前大部分SNN/SCNN算法的測試驗證,這在計算神經(jīng)科學以及神經(jīng)形態(tài)工程學方面具有潛在的應(yīng)用價值。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2019
【中圖分類】：TP332;TP183
【部分圖文】：

功能是否正確；其次，對同時發(fā)生事件進行了測試，可以驗證電路中的仲裁功能是否正常。電路仿真結(jié)果分別如圖 4.2、4.3 所示。圖4.2 無沖突事件電路仿真

表示行地址編碼，addr_column 表示列地址編碼，可見仿真結(jié)果正確表示了發(fā)生像素事件的地址。圖4.3 沖突事件電路仿真如圖 4.3 所示，仿真對二維 8 行 8 列對角同時發(fā)生的像素事件進行了測試，RA、CA 分別表示行列仲裁響應(yīng)，addr_row 表示行地址編碼，addr_column 表示列地址編碼，因為事件是同時發(fā)生，故電路需要通過仲裁選擇，仿真結(jié)果按照優(yōu)先級高低依次輸出第一行第一列到第八行第八列的像素事件，仲裁結(jié)果正確。4.2 神經(jīng)元電路設(shè)計與驗證4.2.1 神經(jīng)元電路設(shè)計脈沖神經(jīng)元電路結(jié)構(gòu)如圖 4.4 所示，由圖可知，脈沖神經(jīng)元電路主要由乘法累加模塊、衰減模塊、膜電位選擇模塊、膜電位存儲模塊及比較模塊組成。乘法累加模塊：該模塊主要是對輸入脈沖和權(quán)值進行加權(quán)求和

第四章 處理器硬件電路設(shè)計與驗證37圖4.5 脈沖神經(jīng)元電路仿真由于神經(jīng)元的仿真時間較長，故時鐘、輸入權(quán)值和輸出權(quán)值的波形顯示較密集，后續(xù)在 STDP 驗證時，會有詳細的測試波形。由圖可知，神經(jīng)元的膜電位隨著外界脈沖和權(quán)重的變化而變化，在有外界脈沖時，膜電位 x_p 累加權(quán)重，當 x_p 大于var_threshold 時，x_p 復(fù)位為 0，標志信號 f_spike 為 1，同時 dt_spike 會存儲當前的放電時間
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