在半導(dǎo)體行業(yè)領(lǐng)域,存儲(chǔ)器的研究設(shè)計(jì)一直是一個(gè)熱點(diǎn),而在存儲(chǔ)器的家族中,靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)又占據(jù)了極為重要的地位。結(jié)合低功耗、高性能這一IC工業(yè)的焦點(diǎn),本文應(yīng)用新興的低功耗技術(shù)-近閾值計(jì)算理論,在近閾值電壓下采用全定制的方式對SRAM電路進(jìn)行研究和設(shè)計(jì)。 本文首先闡述了SRAM的整體架構(gòu),包括SRAM存儲(chǔ)單元和相應(yīng)的外圍電路結(jié)構(gòu),并以傳統(tǒng)的6管SRAM存儲(chǔ)單元為例,介紹了SRAM單元的工作原理;其后,著重分析了傳統(tǒng)SRAM結(jié)構(gòu)在近閾值電壓下的不足,包括在低供電電壓下電路的延遲變大而導(dǎo)致存儲(chǔ)單元的輸出波動(dòng)以及功能失效等問題。在此基礎(chǔ)上,分離讀寫字線和位線來減小電路失效的風(fēng)險(xiǎn),應(yīng)用了適合于近閾值電源電壓的7管SRAM存儲(chǔ)單元電路結(jié)構(gòu),分析了7管SRAM結(jié)構(gòu)的工作原理。并基于7管架構(gòu)在近閾值電源電壓下設(shè)計(jì)了相應(yīng)的電路單元參數(shù),包括晶體管的閾值電壓和單元尺寸,以保證電路工作的穩(wěn)定性以及提高性能。通過HSPICE仿真,驗(yàn)證了SRAM存儲(chǔ)單元在近閾值電壓下能夠保證功能的正確性,并且得出了存儲(chǔ)單元的讀寫平均功耗僅有72.55μW,最大寫數(shù)據(jù)延遲為40ns,最大讀數(shù)據(jù)延遲為35ns,滿足低功耗和高性能的要求。最后,對近閾值下SRAM的外圍電路也進(jìn)行了分析和設(shè)計(jì),提出了與近閾值下SRAM存儲(chǔ)單元能夠聯(lián)合工作的外圍結(jié)構(gòu),包括地址譯碼電路以及靈敏放大電路,在近閾值電壓下進(jìn)行了HSPICE仿真,證明了所設(shè)計(jì)的結(jié)構(gòu)以及參數(shù)是滿足設(shè)計(jì)要求的。
【學(xué)位單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2011
【中圖分類】：TP333
【部分圖文】：

息數(shù)字‘0’。而如果要寫入的信息為數(shù)字‘0’，則剛好相反，使位線 BL 放電至低電平，而將位線___BL 充電至高電平，向節(jié)點(diǎn) P 寫入數(shù)字‘0’，而向節(jié)點(diǎn) Q 寫入相反的信息數(shù)字‘1’。通過 HSPICE 模擬這一情形，先向存儲(chǔ)器內(nèi)部寫入數(shù)字 1，然后寫入數(shù)字 0，之后對存儲(chǔ)器內(nèi)部的數(shù)據(jù)進(jìn)行保持，可以得到如圖 2- 5 所示的仿真結(jié)果�？梢钥�

管 M3、M4 導(dǎo)通。然后將兩端的位線都預(yù)先充電至高電平或電源電壓。如果是從存儲(chǔ)單元中讀出數(shù)字‘1’信號(hào)，那么位線 BL 將維持高電平，而位線___BL 將通過M4 放電，則在兩根位線上形成正向的壓差，即 V(BL) – V(___BL ) > 0。這個(gè)過程可以通過 HSPICE 仿真進(jìn)行模擬，得到如圖 2- 6 所示的時(shí)序波形圖�？梢钥闯�，由

上海交通大學(xué)碩士學(xué)位論文 第二章 SRAM 概述節(jié)點(diǎn) Q 的電平則是高電平。當(dāng)字線 WL 信號(hào)置高后，與讀出數(shù)字‘1’的情形相反，位線 BL 將持續(xù)放電而另一根位線___BL 卻維持高電平，從而形成一個(gè)負(fù)向的壓差，即 V(BL) – V(___BL ) < 0。此過程同樣可以用 HSPICE 來仿真模擬，其結(jié)果如圖 2- 7
【參考文獻(xiàn)】

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本文編號(hào)：2847333