隨著集成電路和航天技術(shù)的快速發(fā)展,集成電路中的器件尺寸進(jìn)入納米量級,工藝的提升使晶體管中含有的摻雜粒子越來越少,導(dǎo)致晶體管攜帶的電荷量減少,因此集成電路容易受到空間粒子輻射出現(xiàn)軟錯誤。而處理器是宇航應(yīng)用中的核心控制部件,主要用于控制整個系統(tǒng)并對大量的數(shù)據(jù)進(jìn)行處理,如果不加防護(hù),容易受到輻射產(chǎn)生故障。隨著工藝的提升,芯片上的晶體管密度升高,存儲單元之間的間隔越來越小,輻射導(dǎo)致存儲體多位翻轉(zhuǎn)(Multiple Bits Upsets,MBU)的發(fā)生概率越來越高。而處理器對速度、面積和功耗開銷的要求較高,因此在較小的開銷條件下對處理器中流水線和寄存器堆進(jìn)行抗輻射加固設(shè)計具有重要意義。針對處理器中的流水線,本文提出了交錯奇偶校驗結(jié)合流水線重啟和少量信號采用三模冗余的加固方案,基于OR1200處理器平臺,本文對加固后流水線的功能進(jìn)行驗證并對性能進(jìn)行評估。相對于未加固的處理器,使用該方法加固后的流水線,能夠有效抵抗單粒子翻轉(zhuǎn),關(guān)鍵路徑的延時開銷為7.66%,面積和功耗開銷分別為16.43%和14.11%。本文構(gòu)造一種能夠糾正相鄰4位內(nèi)隨機(jī)錯誤的錯誤糾正碼對處理器中的寄存器堆加固,并采用觸發(fā)異常的方式對寄存器堆刷新,基于OR1200處理器,經(jīng)過綜合評估,使用該方法加固寄存器堆不影響處理器的關(guān)鍵路徑延時,加固后處理器的面積和功耗開銷為10.10%和16.40%。為了評估寄存器堆的加固效果,本文提出一種多位故障注入模型并進(jìn)行實現(xiàn),測試結(jié)果表明加固后的寄存器堆可以糾正相鄰4位內(nèi)的隨機(jī)錯誤。
【學(xué)位單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：V443;TP332;TN40
【部分圖文】：

的最高位為例，對該方法進(jìn)行驗證，如圖 2-8 所示表示流水線發(fā)生 SEU 故障進(jìn)入異常的波形圖，步驟如下：(1) 如標(biāo)號①所示，l.jr r6 指令執(zhí)行完成，延遲槽指令處于流水線執(zhí)行階段，該跳轉(zhuǎn)指令的機(jī)器碼是 0x44003000，延遲槽指令是一個空指 l.nop，機(jī)器碼是 0x15000000；(2) 如標(biāo)號②所示，id_insn 的最高位注入 SEU 類型故障，即翻轉(zhuǎn)最高位，數(shù)據(jù)由 0x14410000 變?yōu)?0x94410000；(3) 如標(biāo)號③所示，當(dāng)數(shù)據(jù)發(fā)生改變時，重新計算的冗余位數(shù)據(jù)發(fā)生變化，由二進(jìn)制 0000 變成 1000；(4) 如標(biāo)號④所示，當(dāng)新冗余位 id_insn_rnew 與原冗余位 id_insn_r 數(shù)據(jù)不同時，則 id_insn_e 信號捕獲錯誤，并傳送給 or1200_ctrl 模塊的 sig_ctrl_seu 信號，并輸出給 or1200_except 模塊；(5) 如標(biāo)號⑤所示，異常處理模塊捕獲異常并進(jìn)入異常處理狀態(tài)；(6) 如標(biāo)號⑥所示，由于是延遲槽指令，CPU 重啟流水線需要從上一條跳轉(zhuǎn)指令開始，因此保存上一條指令的地址 wb_pc 的值到 epcr 寄存器。

圖 2-9 流水線發(fā)生 SEU 故障退出異常波形圖2.4 流水線抗輻射加固能力和性能評估為了驗證使用交錯奇偶校驗加固流水線的有效性，本文以冒泡排序為例，通過對比加固與未加固的節(jié)點錯誤率和系統(tǒng)錯誤率結(jié)果，完成對流水線加固效果的評估。設(shè)置的參數(shù)如下：(1) 每位信號注入故障的次數(shù) 200 次，即每位信號注入的仿真次數(shù) 200 次，統(tǒng)計發(fā)生錯誤的次數(shù)；(2) 每次故障注入運行一次完整仿真的時間 6500ns；(3) 故障注入?yún)^(qū)域設(shè)置在 500~6000ns，故障注入?yún)^(qū)域表示，運行仿真時打翻節(jié)點的時刻所在的時間段，起始時刻保證故障不會在復(fù)位時刻使節(jié)點翻轉(zhuǎn)，結(jié)束時刻保證節(jié)點翻轉(zhuǎn)后，能夠使錯誤有足夠的時間傳播到監(jiān)視信號；(4) 觀察點的個數(shù)設(shè)置 10 個；(5) 故障注入信號，為 CPU 模塊中的所有寄存器變量；(6) 監(jiān)視信號為排序過程中使用的內(nèi)存信號。

a） 未加固節(jié)點錯誤率 b）加固后節(jié)點錯誤率圖 2-10 加固前后節(jié)點錯誤率對比為了評估混合使用交錯奇偶校驗和三模冗余加固流水線的開銷，基于 SMIC65nm 的工藝庫，本文使用 Design Compiler 綜合工具得到加固前后處理器的面積和功耗對比數(shù)據(jù)，其中寄存器堆使用 memory complier 生成，生成寄存器堆的詳細(xì)信息在第 3.5 小結(jié)介紹，綜合時時序約束方面，除了時鐘信號和復(fù)位信號外的所有輸入端口，將輸入延時設(shè)置為時鐘周期的 40%，所有的輸出信號設(shè)置輸出延時與輸入延時相同，為了評估使用混合交錯奇偶校驗和三模冗余對處理器關(guān)鍵路徑的延時影響，本文分別綜合了加固前后處理器所能達(dá)到最高時鐘頻率即最小時鐘周期，在本文所設(shè)定的約束條件下，通過綜合數(shù)據(jù)可知，未加固的處理器能夠達(dá)到的最小時鐘周期為 2.35ns，加固后的處理器能夠達(dá)到的最小時鐘周期為 2.53ns，經(jīng)過分析可知，關(guān)鍵路徑延時開銷為 7.66%。為了評估流水線加固后的性能開銷，綜合時設(shè)定的最小時鐘周期為 2.53ns，綜合時采用相同的約束條件，其對比數(shù)據(jù)如表 2-6所示，對流水線進(jìn)行加固前面積為 39931.78μm2，加固后變?yōu)?46492.06μm2，面積

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本文編號：2813141