【摘要】：半導體工藝的持續(xù)發(fā)展和芯片集成度的顯著提高,導致芯片發(fā)熱量的增大與可靠性的下降,限制了性能的進一步提升,功耗已經(jīng)成為微處理器設計領域的一個關鍵問題。在微處理器設計的早期階段,對設計方案進行功耗模擬,及時發(fā)現(xiàn)設計中存在的問題和限制,可以有效地輔助設計方案的篩選和改進。 目前,已經(jīng)有許多較為成熟的功耗模型和模擬工具。例如,EDA工具SpyGlasses、動態(tài)功耗模擬器Wattch、漏流功耗模擬器HotLeakage和存儲結構的模擬工具CACTI,都可以進行功耗評估。然而,一般的底層模擬工具模擬開銷很高,不適用于體系結構研究。經(jīng)典的體系結構級模擬工具通常不能反映微處理器最新的結構和工藝變化,無法估算采用深亞微米制造工藝的微處理器在不同應用場景下的實際功耗。 本文提出了新的微處理器功耗模型,包括動態(tài)功耗估算模型SMPD和漏流功耗估算模型SMPL。SMPD是深亞微米工藝下微處理器的動態(tài)功耗模型,可用于靜態(tài)地估算不同配置下微處理器組件的動態(tài)功耗。類似的,SMPL是深亞微米工藝下微處理器的漏流功耗模型,可用于漏流功耗的靜態(tài)估算。SMPD和SMPL模型都是基于最新的微體系結構和工藝進行建模的,對于現(xiàn)代微處理器的功耗估計具有較高的準確性。此外,本文還提出了一種方法,以提升SMPL模型的計算速度。 在上述兩個模型的基礎上,本文進一步建立了微處理器的功耗模擬模型SMP。SMP是整個微處理器的功耗模型,可以集成不同的體系結構模擬器,評估具有不同體系結構的微處理器的動態(tài)功耗和漏流功耗。與SMPD和SMPL模型不同的是,SMP模型能夠運行實際的應用,其模擬結果不僅僅能反映出微處理器的結構和工藝特征,還能反映出應用場景的特征。最后,本文利用SMP模型進行了設計空間探索。 本文的研究工作為深亞微米工藝下微處理器的體系結構級功耗評估奠定了基礎,其中一些設計思想和關鍵技術,對低功耗設計和功耗優(yōu)化技術的研究同樣具有參考價值。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP332

【參考文獻】

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本文編號：2762975