發(fā)布時間：2020-03-18 16:51

【摘要】：隨著電子設(shè)備處理器運行速度的不斷提升,對移動終端內(nèi)存處理數(shù)據(jù)的速度也要相應(yīng)的提高,在保證高速運行的同時也要保證數(shù)據(jù)的穩(wěn)定性,而帶有ECC(Error checking and correction)功能的LPDDR4-SDRAM(Low Power Double Rate SDRAM)可以在不中斷當前運行狀態(tài)的前提下對出錯數(shù)據(jù)進行糾正,有效地提高了內(nèi)存的穩(wěn)定性。隨著數(shù)字集成電路規(guī)模的飛速增長,關(guān)鍵路徑的時序收斂已成為電路正常工作的重要標準,能夠準確發(fā)現(xiàn)關(guān)鍵路徑的靜態(tài)時序分析(Static Timing Analysis)因具有近乎100%電路覆蓋等優(yōu)點而受到研究者廣泛關(guān)注,尤其當芯片設(shè)計進入納米級,片上工藝差和信號完整性也是靜態(tài)時序分析研究的主要內(nèi)容。論文研究內(nèi)容來自于美光半導(dǎo)體一款用于移動通信終端的內(nèi)存芯片設(shè)計項目,論文針對內(nèi)存頻率為2133MHz,工作電壓為1v的LPDDR4-SDRAM芯片中ECC模塊,基于全定制設(shè)計的靜態(tài)時序分析方法,研究ECC模塊在讀操作、寫操作以及掩蔽寫操作中時序分析及其優(yōu)化問題,并完成Verilog測試平臺搭建及測試驗證。該模塊在算法得到優(yōu)化的基礎(chǔ)上,電路結(jié)構(gòu)隨之改變,對電路的理解要求較高,編寫正確的constraint成為工作難點。本文針對電路結(jié)構(gòu)的改變提出了一種根據(jù)數(shù)據(jù)翻轉(zhuǎn)采集數(shù)據(jù)的方法,搭建測試平臺精準的采集到了仿真數(shù)據(jù)。論文的主要工作包括:首先,在深入分析LPDDR4-SDRAM讀寫與掩蔽寫操作時的時序特征,以及ECC模塊在寫入操作、讀取操作和掩蔽寫操作通路設(shè)計的基礎(chǔ)上,提出針對ECC模塊的單比特與多比特靜態(tài)時序分析方案。其次,基于Synopsys的PrimeTime平臺,完成全定制設(shè)計電路LPDDR4-SDRAM的ECC模塊的靜態(tài)時序分析。為了得到關(guān)鍵路徑準確的時序信息,在完成靜態(tài)時序分析無時序違反的前提下,基于關(guān)鍵路徑的時序報告分析,通過編寫Verilog搭建了一個測試平臺。最后,基于該測試平臺,分別編寫三種操作的Pattern進行動態(tài)仿真,通過抓取經(jīng)過關(guān)鍵路徑,以及數(shù)據(jù)翻轉(zhuǎn)與報告一致的數(shù)據(jù)作為LPDDR4-SDRAM的輸入數(shù)據(jù),從而分別得到讀寫以及掩蔽寫操作的數(shù)據(jù)信息。測試結(jié)果表明:本文設(shè)計優(yōu)化的ECC模塊實現(xiàn)了對128比特數(shù)據(jù)進行1比特錯誤碼的糾正,可以通過對算法的優(yōu)化達到對多位錯誤碼的糾正。寫入操作測試結(jié)果表明:(1)數(shù)據(jù)在編碼電路中的傳播時間為957ps;(2)建立時間為404ps;均滿足達到了小于1ns的設(shè)計要求。掩蔽寫操作測試結(jié)果表明:(1)關(guān)鍵路徑中數(shù)據(jù)在編碼電路中的傳播時間為849ps;(2)內(nèi)部讀操作時鎖存器傳輸數(shù)據(jù)的建立時間為842ps;(3)內(nèi)部寫操作時鎖存器傳輸數(shù)據(jù)的建立時間為494ps;均滿足達到了小于1ns的設(shè)計要求。讀取操作測試結(jié)果表明:(1)經(jīng)過編碼電路的讀取時間為936ps;(2)鎖存器傳輸校驗碼的建立時間為415ps;(3)三態(tài)門傳輸數(shù)據(jù)的時間為398ps;均滿足達到了小于1ns的設(shè)計要求。
【圖文】：

全定制設(shè)計流程

全定制靜態(tài)時序分析流程
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TP333;TN702

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