發(fā)布時間：2020-03-18 14:35

【摘要】：靜態(tài)隨機存取存儲器(Static Random-Access Memory,SRAM)是片上系統(tǒng)(System on Chip,SoC)的重要組成模塊之一,其讀能效對SoC整體指標的意義重大。在先進工藝和低電壓下,晶體管的工藝偏差增大,使得SRAM讀操作中的存儲單元位線放電時間偏差和靈敏放大器使能信號使能時間偏差均增大,位線擺幅因此增大且讀延時和讀能耗增加,這導致在寬電壓設計中需要為讀操作預留足夠的裕度。因此,寬電壓SRAM低擺幅讀電路需要新的設計方案。本文的主要工作包括:(1)總結了傳統(tǒng)SRAM低擺幅讀方案、消除靈敏放大器使能信號的SRAM低擺幅讀方案和降低位線預充電電壓的SRAM低擺幅讀方案,分析表明第三種讀方案能夠以較簡潔有效的方式解決寬電壓SRAM讀操作所面臨的挑戰(zhàn);(2)設計了位線分級結構的讀緩沖電路;(3)分析了電壓型差分靈敏放大器的失調電壓模型,論證了寬電壓SRAM全局位線恒定低擺幅讀方案的合理性,并通過改變傳輸管的類型改進設計了靈敏放大器;(4)基于晶體管的閾值特性和電荷共享原理,分別設計了兩種不同控制邏輯(組合邏輯和電容)的寬電壓恒定低電平預充電路并建立模型,仿真結果表明,上述兩種預充電路在寬電壓范圍內分別將全局位線預充到126mV和133mV左右,最后本文將電荷共享的組合邏輯預充電路應用于寬電壓SRAM恒定低擺幅讀電路中�；赥SMC 28nm工藝,本文設計并物理實現(xiàn)了容量為8Kb的寬電壓SRAM恒定低擺幅讀電路。后仿真結果表明,低電壓0.6V時,本文讀電路的讀延時和讀能耗分別為3ns和1.79pJ,相比于傳統(tǒng)SRAM讀電路分別降低了44%和49%;常規(guī)電壓0.9V時,本文讀電路的讀延時和讀能耗分別為543ps和5.88pJ,相比于傳統(tǒng)SRAM讀電路分別降低了15%和26%;且當綜合考慮面積、性能和能耗時,本文讀電路優(yōu)于同等條件下復現(xiàn)的近年發(fā)表文獻中讀電路的后仿真結果。
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TP333;TN47

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本文編號：2588843