【摘要】：主處理器加協(xié)處理器方式組成的混合計算平臺逐漸成為高性能和高效能計算的發(fā)展趨勢。在典型的混合計算平臺中，協(xié)處理器承擔(dān)了主要計算加速任務(wù)。協(xié)處理器一般采用多核架構(gòu)，內(nèi)部按一定方式集成多個計算內(nèi)核。 本文介紹了混合計算系統(tǒng)及其協(xié)處理器ESCA芯片的體系結(jié)構(gòu)和工作流程，在此基礎(chǔ)上提出了適合ESCA芯片的計算內(nèi)核體系結(jié)構(gòu)和計算內(nèi)核指令集。計算內(nèi)核包括控制邏輯，存儲單元和運(yùn)算單元。對控制邏輯，研究了其指令譯碼和任務(wù)調(diào)度方式，以及向量模式、條件執(zhí)行、精確中斷等關(guān)鍵技術(shù)。對存儲單元，設(shè)計了一個4讀4寫，支持容量擴(kuò)展的4KB分體寄存器文件，重點(diǎn)研究了其中的讀沖突仲裁機(jī)制。對運(yùn)算單元，通過硬件共享的方式設(shè)計了一套支持子字并行的高性能運(yùn)算單元，包括整型邏輯算術(shù)運(yùn)算單元，整型乘累加單元，浮點(diǎn)融合乘累加單元等。運(yùn)算單元支持豐富的運(yùn)算類型，滿足指令集的設(shè)計要求。 本文最后對計算內(nèi)核進(jìn)行了功能驗(yàn)證，硬件評估和性能評估。分層次的驗(yàn)證策略保證了計算內(nèi)核功能的正確性。在UMC0.18μm CMOS工藝下綜合，控制邏輯，存儲單元和運(yùn)算單元分別占據(jù)計算內(nèi)核14%，30%，56%的面積，表明計算內(nèi)核具有控制簡單，計算資源豐富的特點(diǎn)，適合多核集成。而對運(yùn)算單元的評測結(jié)果顯示計算內(nèi)核以較小的額外硬件開銷獲得較大性能以及計算精確度的提升。
【圖文】：

圖 1-1 混合計算平臺發(fā)展趨勢 混合計算協(xié)處理器及計算內(nèi)核Roadrunner 的理論峰值性能為 1.38 Petaflop/s（雙精度），其中約 95%的性owerXCell 8i 處理器[3]。也就是說性能貢獻(xiàn)主要來自于混合計算平臺中的PowerXCell 8i 采用多核異構(gòu)體系結(jié)構(gòu)。處理器內(nèi)部由多個不同配置的處理包括一個 PPE（Power Processing Element）內(nèi)核和 8 個相同的 SPE（Synessing Elements）。其中 PPE 是一個基于 Power 架構(gòu)的兩路多線程內(nèi)核，作的控制器，PPE 與其他 64-bit Power 架構(gòu)處理器類似，用于運(yùn)行常規(guī)操作是一個 SIMD （Single Instruction Multiple Data） RISC（Reduced Instrucputing）體系結(jié)構(gòu)處理器，完成大部分的計算任務(wù)。GRAPE-DR 芯片[10]則將 SIMD 體系結(jié)構(gòu)發(fā)揮到了極致。每個 GRAPE-DR 512 個簡化設(shè)計的計算內(nèi)核（Processing Element）。PE 被分為 16 個廣播

圖 2-5 計算任務(wù)通路核指令集系結(jié)構(gòu)位于計算機(jī)軟件和硬件的交界面，是計算機(jī)體系結(jié)構(gòu)指令集體系結(jié)構(gòu)和計算機(jī)系統(tǒng)的關(guān)系示意圖如圖 2-6 所示[27設(shè)定對程序的編寫和執(zhí)行具有指導(dǎo)意義，良好的指令集設(shè)定雜度，，還能夠大幅度的提升目標(biāo)程序的性能；從硬件角度，件設(shè)計的規(guī)模和復(fù)雜度，指令集中定義的操作類型直接決定令的編碼方式也會對硬件執(zhí)行效率產(chǎn)生影響。
【學(xué)位授予單位】：華中科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP332

【參考文獻(xiàn)】

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本文編號：2547607