本文關鍵詞： 嵌入式動態(tài)隨機存儲器 增益單元 可編程內(nèi)建自測試 內(nèi)建自優(yōu)化　出處：《復旦大學》2012年碩士論文　論文類型：學位論文

【摘要】：在現(xiàn)代SoC中,嵌入式存儲器已經(jīng)取代邏輯電路占據(jù)了芯片的絕大部分面積。而隨著便攜式移動電子設備的快速發(fā)展,嵌入式存儲器的一個分支——嵌入式動態(tài)隨機存儲器又以其高存儲密度和低功耗得到了越來越廣泛的應用。在這種情況下,整個芯片的良率越來越多地受到其中的存儲器模塊的影響,對嵌入式存儲器的有效測試也因此變得尤為重要。 本文介紹了一種高速嵌入式動態(tài)隨機存儲器。該存儲器采用新型的2T增益單元結(jié)構(gòu)作為存儲單元,具有高存儲密度、高訪問速度、非破壞性讀寫、與標準邏輯工藝兼容等優(yōu)勢。 該存儲器所具有的優(yōu)勢給測試帶來了挑戰(zhàn),如何節(jié)省測試時間和芯片管腳,在高速測試中保證高故障覆蓋率成為重要的問題。針對這一問題,本文提出了一種可編程內(nèi)建自測試方案。該方案包括了指令集設計和硬件電路的設計。四級指令流水線的引入使全速測試成為可能。該設計方案可以通過執(zhí)行不同的測試指令實現(xiàn)多種類型的測試算法,包括March算法、Galpat算法、Hammer test等。該內(nèi)建自測試模塊被集成在了一個存儲容量為16KB的增益單元嵌入式動態(tài)隨機存儲器芯片中,并在中芯國際0.13μm標準邏輯工藝下進行了流片驗證。芯片測試結(jié)果表明該內(nèi)建自測試方案可以在200MHZ的時鐘頻率下對待測存儲器執(zhí)行全速測試,并實現(xiàn)多種測試算法。 針對在上述芯片測試過程中發(fā)現(xiàn)的工藝波動導致單元良率降低的問題,本文又介紹了一種能夠自動優(yōu)化存儲器性能的可編程內(nèi)建自測試方案。該方案可以自動優(yōu)化芯片操作時序,并可以對動態(tài)存儲單元的數(shù)據(jù)保持時間進行測試。芯片測試表明,這種改進的可編程內(nèi)建自測試模塊的引入提高了單元良率,并成功測試出了存儲器的數(shù)據(jù)保持時間。 本文針對新型的增益單元動態(tài)隨機存儲器提出的可編程內(nèi)建自測試設計方案及其優(yōu)化保證了較高的故障覆蓋率,提高了測試速度,降低了對自動測試設備的性能要求,降低了芯片管腳消耗,并具有了內(nèi)建自優(yōu)化的能力,是對嵌入式存儲器測試技術的有益探索與嘗試。
[Abstract]:In modern SoC, embedded memory has taken the place of logic circuit to occupy most of the chip area. But with the rapid development of portable mobile electronic devices, Embedded dynamic random access memory, a branch of embedded memory, is more and more widely used for its high storage density and low power consumption. The yield of the whole chip is more and more influenced by the memory module, so it is very important to test the embedded memory effectively. In this paper, a high speed embedded dynamic random access memory (DRAM) is introduced, which uses a new 2T gain cell structure as memory cell. It has high storage density, high access speed, non-destructive reading and writing. Compatible with standard logic process and other advantages. The advantages of the memory have brought challenges to the test. How to save test time and chip pin and ensure high fault coverage in high-speed testing becomes an important problem. This paper presents a programmable built-in self-test scheme, which includes instruction set design and hardware circuit design. The introduction of four-level instruction pipeline makes full speed testing possible. The same test instruction implements many kinds of test algorithms, The built-in self-test module is integrated into an embedded dynamic random access memory chip with a memory capacity of 16KB. The chip test results show that the built-in self-test scheme can perform full-speed test on the test memory at the clock frequency of 200MHZ, and realize various testing algorithms. In view of the problem that the process fluctuation found in the process of testing the chip above leads to the reduction of unit yield, This paper also introduces a programmable built-in self-test scheme which can automatically optimize memory performance. This scheme can automatically optimize the timing of chip operation and test the data retention time of dynamic memory unit. The introduction of the improved programmable build-in self-test module improves the unit yield and successfully tests the data retention time of the memory. In this paper, a programmable built-in self-test design scheme and its optimization for a new type of gain cell dynamic random access memory (DRAM) are proposed to ensure high fault coverage, improve the test speed, and reduce the performance requirements of the automatic test equipment. It reduces the chip pin consumption and has the ability of built-in self-optimization. It is a useful exploration and attempt for embedded memory testing technology.
【學位授予單位】：復旦大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP333.8

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