本文關(guān)鍵詞： 單芯片多處理器(CMP) 預(yù)測(cè) 一致性協(xié)議 目錄 可擴(kuò)展　出處：《計(jì)算機(jī)學(xué)報(bào)》2014年03期 　論文類型：期刊論文

【摘要】：處理器性能的提升依賴于對(duì)存儲(chǔ)系統(tǒng)性能的挖掘.隨著片上集成內(nèi)核數(shù)量的不斷增大和特征尺寸的持續(xù)縮小,延遲、存儲(chǔ)可擴(kuò)展的Cache一致性協(xié)議已經(jīng)成為提升訪存效率的關(guān)鍵性因素.文中提出一種基于節(jié)點(diǎn)預(yù)測(cè)的直接Cache一致性協(xié)議-NPP協(xié)議,研究一致性交互延遲隱藏和目錄存儲(chǔ)開銷減少技術(shù).針對(duì)讀、寫缺失中存在的間接性問題和現(xiàn)有解決方案破壞已有數(shù)據(jù)局部性、無(wú)法獲得最近數(shù)據(jù)副本等問題,分別提出節(jié)點(diǎn)掛起技術(shù)和直接寫缺失處理技術(shù),有效隱藏了目錄訪問延遲.為了實(shí)現(xiàn)準(zhǔn)確的節(jié)點(diǎn)預(yù)測(cè),作者還提出基于"簽名"回收的歷史信息更新算法,避免了冗余更新和不完整更新.使用SPLASH-2測(cè)試程序集,在基于2D MESH NoC互聯(lián)的64核CMP下,相對(duì)于全映射目錄協(xié)議,NPP協(xié)議的平均執(zhí)行時(shí)間降幅為21.78%~31.11%;平均讀缺失延遲降低14.22%~18.9%;平均寫缺失延遲降低17.89%~21.13%.而獲得上述性能提升的代價(jià)是網(wǎng)絡(luò)流量平均增加6.62%~7.28%.
[Abstract]:The improvement of processor performance depends on the mining of storage system performance. With the increasing number of on-chip integrated cores and the continuous reduction of feature size, delay. The storage extensible Cache conformance protocol has become the key factor to improve the memory access efficiency. In this paper, a direct Cache conformance protocol-NPP protocol based on node prediction is proposed. Aiming at the indirect problem in reading and writing missing and the existing solutions which destroy the existing data locality and can not get the most recent data copy etc research on consistent interactive latency hiding and directory storage cost reduction. In order to realize accurate node prediction, the author also proposes an update algorithm of historical information based on "signature" recycling. Avoid redundant updates and incomplete updates. Using SPLASH-2 test assemblies, under 64-core CMP based on 2D MESH NoC interconnection, relative to the full-mapping directory protocol. The average execution time of NPP was 21.78% and 31.11% respectively. The average delayed reading loss decreased 14.2222% and 18.9%; The average write loss delay decreases 17.89% and 21.13%. The cost of achieving the above performance gains is an average increase in network traffic of 6.62% and 7.28%.
【作者單位】： 中國(guó)航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所;西安交通大學(xué)電子與信息工程學(xué)院;
【基金】：國(guó)家“核高基”科技重大專項(xiàng)(2009ZX01039-003-001-03,2009ZX01023-004) 國(guó)家自然科學(xué)基金(60905007)資助~~
【分類號(hào)】：TP332
【正文快照】： 1引言良好的可擴(kuò)展性和對(duì)芯片面積的高效利用促使CMP處理器(Chip Multi-Processor)被廣泛使用.然而,芯片上連線的電氣特性不可能與半導(dǎo)體工藝等比例縮放,線延遲問題已經(jīng)成為未來CMP設(shè)計(jì)的重要限制因素[1-2].研究者提出延遲非一致的Cache訪問(Non-Uniform Cache Access,NUCA)[3

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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本文編號(hào)：1453159