發(fā)布時(shí)間：2025-05-28 05:37

　　功率DMOS是在MOS集成電路工藝基礎(chǔ)上發(fā)展起來(lái)的電力電子器件,具有輸入阻抗高,開關(guān)速度快,驅(qū)動(dòng)功率小等優(yōu)點(diǎn)。近些年,國(guó)內(nèi)已有多家企業(yè)掌握了功率器件生產(chǎn)技術(shù),市場(chǎng)競(jìng)爭(zhēng)日趨激烈,企業(yè)必須提高產(chǎn)品良率,降低生產(chǎn)成本,縮短生產(chǎn)時(shí)間才能在激烈的市場(chǎng)競(jìng)爭(zhēng)中立足。閾值電壓是DMOS的重要參數(shù),它對(duì)器件的開啟和關(guān)斷有重要影響,而DMOS體區(qū)的摻雜分布對(duì)該參數(shù)有顯著影響。在對(duì)槽柵DMOS的工作原理、器件結(jié)構(gòu)、工藝流程進(jìn)行了深入分析的基礎(chǔ)上,針對(duì)項(xiàng)目合作方的要求,本論文對(duì)常規(guī)槽柵DMOS的體區(qū)結(jié)構(gòu)和制作方法進(jìn)行優(yōu)化,將目前普遍采用的“離子注入+高溫推結(jié)”改為“多次離子注入+快速熱退火”,以達(dá)到提高產(chǎn)品良率,縮短生產(chǎn)時(shí)間的目的。結(jié)合項(xiàng)目合作方的工藝能力,對(duì)槽柵DMOS器件的結(jié)構(gòu)和工藝流程進(jìn)行了優(yōu)化設(shè)計(jì)。利用silvaco對(duì)器件結(jié)構(gòu)參數(shù)和工藝參數(shù)進(jìn)行了仿真調(diào)試,全面系統(tǒng)地研究了外延層和襯底對(duì)擊穿電壓和導(dǎo)通電阻的影響,以及Pbody的注入能量和劑量對(duì)閾值電壓和導(dǎo)通電阻的影響,在此基礎(chǔ)上獲得了優(yōu)化的器件結(jié)構(gòu)參數(shù)和工藝參數(shù)。最終流片獲得的槽柵DMOS器件指標(biāo)達(dá)到:閾值電壓1.3V¹.4V、閾值...

【文章頁(yè)數(shù)】：59 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖1-1VVMOS的元胞結(jié)構(gòu)

圖1-1VVMOS的元胞結(jié)構(gòu)十年代末，H.W.Collins等人發(fā)明了一種采用垂直構(gòu)（VDMOS）[3]，如圖1-2所示。VDMOS的導(dǎo)從源區(qū)通過溝道，穿過相鄰PBODY之間的JF的寬度比較小，故JFET電阻不可忽略，這也使，因此其溝道電阻也較為顯著，低壓....

圖1-2VDMOS的元胞結(jié)構(gòu)

圖1-1VVMOS的元胞結(jié)構(gòu)十年代末，H.W.Collins等人發(fā)明了一種采用垂直構(gòu)（VDMOS）[3]，如圖1-2所示。VDMOS的導(dǎo)從源區(qū)通過溝道，穿過相鄰PBODY之間的JF區(qū)的寬度比較小，故JFET電阻不可忽略，這也使，因此其溝道電阻也較為顯著，低....

圖1-3UMOS的元胞結(jié)構(gòu)

圖1-3UMOS的元胞結(jié)構(gòu)域的VDMOS需要厚度大、摻雜輕的外延層的導(dǎo)通電阻比較大，這限制了高壓VDMOS的紀(jì)九十年代，D.J.Coe、陳星弼等人提出了縱構(gòu)”[5]。超結(jié)結(jié)構(gòu)在外延層中形成交替排列的。在反偏時(shí)，由于發(fā)生電荷補(bǔ)償，P柱和N分布近似矩形（如圖1-....

圖1-5PN結(jié)邊緣處的電力線集中

電子科技大學(xué)碩士學(xué)位論文結(jié)構(gòu)的發(fā)展歷程的尺寸是有限的，平面工藝制作的器件的有源區(qū)邊界曲面結(jié)，如圖1-5所示。反偏狀態(tài)下，曲面結(jié)存在電平面結(jié)，器件通常在此處擊穿。因此需要在PN結(jié)邊點(diǎn)引到平面結(jié)或者有源區(qū)，這就是所謂的結(jié)終端技術(shù)終端主要包括場(chǎng)板，SIPOS，場(chǎng)限環(huán)，JTE等....

本文編號(hào)：4048158