隨著集成電路工藝的進(jìn)步,CMOS集成電路規(guī)模不斷縮小以在同一區(qū)域封裝更多的晶體管來提高運(yùn)行速度和性能,柵極氧化物尺寸也被縮小以增加晶體管的電流密度,這使得集成電路芯片愈發(fā)脆弱,ESD靜電放電造成的電子產(chǎn)品失效日漸顯著,嚴(yán)重惡化芯片的可靠性。因此,集成電路的ESD防護(hù)問題也越發(fā)受到國內(nèi)外產(chǎn)業(yè)界和學(xué)術(shù)界的重視,越來越多的產(chǎn)業(yè)界和學(xué)術(shù)界的研究人員投入到集成電路的ESD防護(hù)設(shè)計領(lǐng)域進(jìn)行了深入研究,ESD靜電防護(hù)也已經(jīng)成為了半導(dǎo)體行業(yè)新的研究熱點。本文的主要研究方向是ESD防護(hù)設(shè)計中的抗閂鎖研究。文中介紹了ESD防護(hù)的相關(guān)基本理論和設(shè)計難點,基于多種不同的工藝制程及工作電壓完成了ESD保護(hù)器件的抗閂鎖設(shè)計,滿足了相關(guān)應(yīng)用領(lǐng)域的防護(hù)設(shè)計要求。本文的主要工作和創(chuàng)新點總結(jié)如下:(1)針對先進(jìn)工藝中常用到的LVTSCR維持電壓較低的問題,提出了一種具有低觸發(fā)電壓和高維持電壓的MLVTSCR器件。通過將LVTSCR的跨接N+區(qū)域分割,并在其中嵌入P+區(qū)域,可以有效提升MLVTSCR器件的維持電壓。其次,通過在NLVTSCR中引入PLVTSCR器件,構(gòu)成了另一種新型ILVTSCR。通過在器件中引入一條新的電...

【文章頁數(shù)】：132 頁

【學(xué)位級別】：博士

【部分圖文】：

圖1-1引起集成電路失效的原因比例[2]

第一章緒論1第一章緒論1.1研究工作的背景與意義歷史上第一次發(fā)現(xiàn)靜電的是公元前600年左右的希臘人，他們注意到被毛發(fā)摩擦的琥珀能夠吸引其他輕的物體，然而在接下來的幾千年里并沒有對靜電有更多的發(fā)現(xiàn)。直到17世紀(jì)初和18世紀(jì)，吉爾伯特、富蘭克林和庫倫先后對靜電有了更進(jìn)一步的研究[1]....

圖1-2集成電路在生產(chǎn)和系統(tǒng)應(yīng)用各環(huán)節(jié)的ESD沖擊類型和防護(hù)措施[3]

第一章緒論3第三是對集成電路應(yīng)用在電子系統(tǒng)中時進(jìn)行系統(tǒng)級防護(hù)，在電子系統(tǒng)中加入額外的分立ESD防護(hù)器件。由于片上ESD保護(hù)能力有限，為保證整個系統(tǒng)免受ESD應(yīng)力的損傷，需要在電子系統(tǒng)中加入外部ESD元件，如瞬態(tài)電壓抑制器（TVS，TransientVoltageSuppresso....

圖1-3CMOS中l(wèi)atch-up路徑示意圖和等效電路

大電流。這種大電流可能會導(dǎo)致電路故障甚至造成芯片被永久性破壞。Latch-up的防范是IC布局最重要的措施之一。隨著IC制造工藝的發(fā)展，芯片的封裝密度和集成度越來越高，單個芯片上的器件也越來越密集，寄生PNP和NPN的β值隨著距離的減小也越來越大，芯片產(chǎn)生latch-up的可能性....

圖2-1HBM模型[10]

電子科技大學(xué)博士學(xué)位論文10低到1kV。（a）（b）圖2-1HBM模型[10]。(a)等效電路；(b)電流波形2.1.2機(jī)器放電模型機(jī)器放電模型（MM）表征為積累了靜電荷的機(jī)器（如機(jī)械手臂）觸碰芯片時，該靜電荷由pin腳放電[11]。機(jī)器放電模型（MM）的工業(yè)標(biāo)準(zhǔn)為EIAJ-IC....

本文編號：3994929