為了解決高性能SoC芯片應(yīng)用負(fù)載多變下的能效需求,近幾年提出的超寬電壓范圍電路得到了廣泛關(guān)注,它通常涵蓋近/亞閾值區(qū)至常規(guī)電壓區(qū),可滿足高負(fù)載時的高性能需求及低負(fù)載時的高能效需求。隨著工作電壓進(jìn)入近閾值區(qū),時序偏差問題變得更為顯著。要實現(xiàn)體系結(jié)構(gòu)級的時序偏差容忍,第一個關(guān)鍵問題是如何實時檢測出時序偏差,在檢測的基礎(chǔ)上,第二個關(guān)鍵問題是如何在低開銷和寬電壓下實現(xiàn)時序偏差容忍,并保證芯片正確運(yùn)行。本文針對當(dāng)前自適應(yīng)電壓設(shè)計直接監(jiān)測中的預(yù)測型和出錯改錯型中存在的問題分別提出解決方案,最后,針對面向高能效的二值化神經(jīng)網(wǎng)絡(luò)加速器,實現(xiàn)神經(jīng)網(wǎng)絡(luò)的在線監(jiān)測,進(jìn)一步提升其能效。主要創(chuàng)新工作如下:1.提出寬電壓半路徑監(jiān)測方案,解決了自適應(yīng)電壓設(shè)計直接監(jiān)測預(yù)測型無法在當(dāng)周期響應(yīng)的問題。該方案將跳變監(jiān)測單元插入到關(guān)鍵路徑中間點(diǎn)處,實時監(jiān)測片內(nèi)時序情況。為此本文設(shè)計了一款面積代價小并且在寬電壓范圍內(nèi)穩(wěn)定工作的9管跳變監(jiān)測單元(命名為TD-1)�？紤]到寬電壓下關(guān)鍵路徑的有效性,提出采用關(guān)鍵路徑末端覆蓋法選擇關(guān)鍵路徑,并進(jìn)一步提出采用最小化算法篩選出符合設(shè)計要求的半路徑監(jiān)測點(diǎn)。整個設(shè)計方案采用SMIC 40nm工...

【文章頁數(shù)】：131 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 選題背景
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 寬電壓設(shè)計
        1.2.2 自適應(yīng)電壓設(shè)計技術(shù)
        1.2.3 神經(jīng)網(wǎng)絡(luò)高能效計算技術(shù)
        1.2.4 本文主要貢獻(xiàn)
    1.3 本文的組織結(jié)構(gòu)
第二章 高能效自適應(yīng)調(diào)節(jié)電路技術(shù)概述
    2.1 芯片的功耗組成
        2.1.1 CMOS反相器的動態(tài)功耗
        2.1.2 CMOS反相器的靜態(tài)功耗
    2.2 高能效設(shè)計方法
        2.2.1 寬電壓設(shè)計技術(shù)
        2.2.2 自適應(yīng)電壓調(diào)節(jié)技術(shù)
    2.3 神經(jīng)網(wǎng)絡(luò)優(yōu)化的目標(biāo)
        2.3.1 能效
        2.3.2 性能
    2.4 二值化神經(jīng)網(wǎng)絡(luò)
        2.4.1 二值化神經(jīng)網(wǎng)絡(luò)計算原理
        2.4.2 二值化神經(jīng)網(wǎng)絡(luò)批量歸一化
    2.5 本文整體技術(shù)路線
    2.6 本章小結(jié)
第三章 基于半路徑時序預(yù)警監(jiān)測方法的AVS系統(tǒng)
    3.1 基于半路徑時序預(yù)警的自適應(yīng)電壓設(shè)計原理
    3.2 跳變監(jiān)測單元電路結(jié)構(gòu)TD-1
        3.2.1 跳變監(jiān)測單元TD-1結(jié)構(gòu)和工作原理
        3.2.2 跳變監(jiān)測單元TD-1與國際上時序監(jiān)測單元對比
    3.3 半路徑監(jiān)測點(diǎn)選擇
        3.3.1 關(guān)鍵路徑選擇
        3.3.2 半路徑監(jiān)測點(diǎn)選擇
    3.4 電路仿真驗證和流片測試結(jié)果分析
        3.4.1 芯片功能驗證
        3.4.2 芯片測試
    3.5 本章小結(jié)
第四章 基于Pulse_latch的自適應(yīng)電壓設(shè)計系統(tǒng)
    4.1 基于Pulse_latch的自適應(yīng)電壓設(shè)計原理
    4.2 跳變監(jiān)測單元TD-2
        4.2.1 跳變監(jiān)測單元TD-2結(jié)構(gòu)
        4.2.2 跳變監(jiān)測單元TD-2和國際上時序監(jiān)測單元參數(shù)對比
    4.3 脈沖產(chǎn)生電路
    4.4 關(guān)鍵路徑篩選
    4.5 Pulse_latch劃分簇算法
    4.6 電路仿真驗證和流片測試結(jié)果分析
        4.6.1 芯片后端設(shè)計和實現(xiàn)
        4.6.2 芯片功能驗證
        4.6.3 芯片測試結(jié)果分析
    4.7 本章小結(jié)
第五章 自適應(yīng)電壓調(diào)節(jié)在神經(jīng)網(wǎng)絡(luò)中的應(yīng)用
    5.1 神經(jīng)網(wǎng)絡(luò)容錯性分析
        5.1.1 人工神經(jīng)網(wǎng)絡(luò)
        5.1.2 容錯性分析
        5.1.3 時序錯誤提取
        5.1.4 時序錯誤對神經(jīng)網(wǎng)絡(luò)精度的影響
    5.2 基于模擬延時的二值化神經(jīng)網(wǎng)絡(luò)加速器電路
        5.2.1 二值化神經(jīng)網(wǎng)絡(luò)硬件架構(gòu)
        5.2.2 基于模擬延時的累加單元設(shè)計
        5.2.3 二值化神經(jīng)網(wǎng)絡(luò)在線監(jiān)測設(shè)計
        5.2.4 系統(tǒng)功能驗證
        5.2.5 芯片實測結(jié)果與分析
    5.3 自累加型神經(jīng)網(wǎng)絡(luò)在線監(jiān)測設(shè)計
        5.3.1 在線監(jiān)測方案設(shè)計
        5.3.2 電路仿真設(shè)計驗證
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
附錄 A:定制結(jié)構(gòu)晶體管級網(wǎng)表
博士階段獲得的研究成果



本文編號：3847889