現(xiàn)場(chǎng)可編程邏輯門陣列FPGA（Field-Programmable Gate Array）被廣泛地應(yīng)用到各個(gè)領(lǐng)域中，如工業(yè)控制、嵌入式系統(tǒng)、密碼學(xué)、航空飛船、網(wǎng)絡(luò)等。這主要源于FPGA可提供高性能、低一次性工程費(fèi)用成本，非常適合大電路的實(shí)現(xiàn)以及快速的上市時(shí)間。隨著性能和容量的指數(shù)增長(zhǎng)，集成電路的噪聲容限減少，電源電壓降低，低能量的粒子誘發(fā)SEU的可能性增大，使得SRAM型FPGA（簡(jiǎn)稱SFPGA）容易受SEU影響而發(fā)生軟錯(cuò)誤。另一方面，F(xiàn)PGA的設(shè)計(jì)規(guī)模不斷增大、復(fù)雜度不斷上升，在應(yīng)用中故障發(fā)生的可能性也隨之提高，其設(shè)計(jì)可靠性直接影響產(chǎn)品的可靠性，因此必須對(duì)FPGA設(shè)計(jì)進(jìn)行高效和充分的驗(yàn)證。本文的主要貢獻(xiàn)包括： 1.由于SFPGA中互連資源的容軟錯(cuò)誤能力對(duì)電路整體可靠性的提高至關(guān)重要，本文提出了一種基于軟錯(cuò)誤率評(píng)估的SFPGA裝箱方法SER-Tvpack，旨在自動(dòng)邏輯綜合階段降低電路整體互連上的軟錯(cuò)誤敏感性，提高電路的可靠性，該方法可分為以下三個(gè)方面： a)裝箱作為邏輯綜合中關(guān)鍵的一步，直接影響到FPGA電路的性能。本文根據(jù)可編程邏輯塊CLB（Configuration Logi...

【文章頁數(shù)】：62 頁

【學(xué)位級(jí)別】：碩士

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圖2.1重離子引發(fā)的SEU

圖2.1重離子引發(fā)的SEU使得電路發(fā)生錯(cuò)誤的功能翻轉(zhuǎn)，導(dǎo)致電路功能錯(cuò)誤，而該類型的錯(cuò)的當(dāng)前狀態(tài)，又不會(huì)對(duì)電路形成永久性的損害也不干擾以后的工作軟錯(cuò)誤，它是隨機(jī)發(fā)生的、可恢復(fù)的。誤是由宇宙輻射中的中子、封裝材料中的α粒子撞擊電路所造成的是一種間歇性的不可預(yù)測(cè)的硬件工作錯(cuò)....

圖2.2SFPGA結(jié)構(gòu)

圖2.2SFPGA結(jié)構(gòu)[24]化FPGA結(jié)構(gòu)中，CLB由N個(gè)BLE組成，如圖2.3(a)中所示，B用輸入端，由內(nèi)部互連線連接。BLE的組成結(jié)構(gòu)如圖2.3(b)，主要的LUT和一個(gè)D觸發(fā)器組成，LUT和觸發(fā)器的輸出端通過一個(gè)多號(hào)輸出。BLE....

圖2.5開關(guān)盒中的CB受SEU影響發(fā)生的短路和開路故障

所有的組合時(shí)序邏輯功能都是通過CBs控制CLB和互連文獻(xiàn)[3]可知，用于控制電路的互連資源結(jié)構(gòu)的CBs約占78對(duì)SEU非常敏感，相關(guān)統(tǒng)計(jì)數(shù)據(jù)表明，在SFPGA中SEU引發(fā)次數(shù)約占SEU引發(fā)軟錯(cuò)誤總次數(shù)的80%。因此，只有充分增強(qiáng)單粒子翻轉(zhuǎn)能力，才可....

圖3.2SER-Tvpack算法的偽代碼

圖3.2SER-Tvpack算法的偽代碼驗(yàn)證環(huán)境驗(yàn)證SER-Tvpack算法的有效性，本文對(duì)20個(gè)MCNC基準(zhǔn)電路(最)進(jìn)行實(shí)驗(yàn)，該網(wǎng)表電路用伯克萊ABC工具邏輯優(yōu)化、工藝映射成s。實(shí)驗(yàn)驗(yàn)證的思路如圖3.3所示。所有的算法和中間數(shù)據(jù)處理工具現(xiàn)，運(yùn)行在一個(gè)....

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