本文關(guān)鍵詞：高速采樣數(shù)據(jù)存儲(chǔ)控制器的設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：隨著信息科學(xué)的飛速發(fā)展,在軍事電子對(duì)抗和信息科學(xué)等領(lǐng)域如反導(dǎo)雷達(dá)、無線通信和圖像處理都不可避免地要傳輸高速大容量的數(shù)據(jù)。因此高速數(shù)據(jù)采集及緩存技術(shù)已經(jīng)成為數(shù)字信號(hào)處理等領(lǐng)域中至關(guān)重要的部分,所以我們需要在高速數(shù)據(jù)采集系統(tǒng)中采用大容量、高數(shù)據(jù)傳輸率的存儲(chǔ)介質(zhì)。隨著半導(dǎo)體技術(shù)的發(fā)展,DRAM產(chǎn)品開始出現(xiàn)并快速演進(jìn),從開始的單倍速率SDRAM逐漸發(fā)展到市場(chǎng)上最新代的第四代雙倍速率SDRAM。由于處理器的訪問請(qǐng)求不能被DRAM直接識(shí)別,所以需要存儲(chǔ)控制器來負(fù)責(zé)完成處理器對(duì)DRAM的控制、訪問操作。存儲(chǔ)控制器的研究已經(jīng)成為高速數(shù)據(jù)存儲(chǔ)、嵌入式系統(tǒng)、高性能計(jì)算等研究領(lǐng)域的熱點(diǎn)之一。本論文研究了DDR3 SDRAM JEDEC標(biāo)準(zhǔn)JESD79-3E,設(shè)計(jì)了PHY Only存儲(chǔ)控制器,并將基于該方案的存儲(chǔ)控制器用于高速采集存儲(chǔ)系統(tǒng)。首先,結(jié)合高速采集存儲(chǔ)系統(tǒng)的存儲(chǔ)類型、速度、帶寬等指標(biāo)要求,分析了控制器設(shè)計(jì)方案的可行性。其次,根據(jù)課題要求確定系統(tǒng)架構(gòu),重點(diǎn)分析了緩存系統(tǒng)中的DDR3工作原理和關(guān)鍵技術(shù),有助于后續(xù)控制器的設(shè)計(jì)。最終,提出了PHY Only存儲(chǔ)控制器的設(shè)計(jì)方案。該方案是一種只有物理層的DDR3控制器設(shè)計(jì)方案,通過ISE14.7開發(fā)工具、Modelsim10.1c仿真工具和Verilog HDL設(shè)計(jì)輸入方式對(duì)物理層各個(gè)子模塊以及高速采集存儲(chǔ)系統(tǒng)的FPGA設(shè)計(jì)模塊進(jìn)行了邏輯設(shè)計(jì)、邏輯仿真,并重點(diǎn)分析了本方案所設(shè)計(jì)的控制器的性能優(yōu)勢(shì)。最后運(yùn)用ML605硬件平臺(tái)以及Chipscope邏輯分析儀對(duì)所設(shè)計(jì)的高速采集存儲(chǔ)系統(tǒng)以及控制器進(jìn)行資源消耗評(píng)估、系統(tǒng)測(cè)試、板級(jí)驗(yàn)證,并最終成功地在PC端進(jìn)行了數(shù)據(jù)分析和準(zhǔn)實(shí)時(shí)波形顯示。驗(yàn)證結(jié)果表明,基于FPGA的DDR3高速采集存儲(chǔ)系統(tǒng)設(shè)計(jì)的數(shù)據(jù)吞吐量、緩存容量以及讀寫速率都能滿足課題的指標(biāo)要求。在長(zhǎng)時(shí)間不斷電條件下穩(wěn)定運(yùn)行,沒有誤碼的產(chǎn)生。
【關(guān)鍵詞】：DDR3 SDRAM FPGA PHY Only 高速 控制器設(shè)計(jì)
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP333
【目錄】：

• 摘要5-6
• abstract6-15
• 第一章 緒論15-21
• 1.1 課題研究背景15-18
• 1.2 國(guó)內(nèi)外研究狀況18-19
• 1.3 課題研究意義19-20
• 1.4 論文結(jié)構(gòu)20-21
• 第二章 系統(tǒng)設(shè)計(jì)與DDR3原理分析21-43
• 2.1 系統(tǒng)架構(gòu)21-22
• 2.2 器件選型22-25
• 2.3 DDR3概述25-26
• 2.4 DDR3新特性26-32
• 2.5 DDR3工作原理及關(guān)鍵技術(shù)32-42
• 2.5.1 DDR3 SDRAM的工作狀態(tài)機(jī)33-34
• 2.5.2 DDR3 SDRAM上電及初始化過程34-35
• 2.5.3 DDR3命令分析35-37
• 2.5.4 DDR3 SDRAM寫均衡校準(zhǔn)37-39
• 2.5.5 DDR3 SDRAM讀寫時(shí)序39-42
• 2.6 本章小結(jié)42-43
• 第三章 DDR3 SDRAM控制器設(shè)計(jì)43-60
• 3.1 PHY Only設(shè)計(jì)方案43-47
• 3.1.1 PHY Only設(shè)計(jì)方案可行性分析44
• 3.1.2 PHY Only設(shè)計(jì)方案的特點(diǎn)44-45
• 3.1.3 物理層接口信號(hào)45-46
• 3.1.4 PHY Only設(shè)計(jì)46-47
• 3.2 存儲(chǔ)控制模塊主狀態(tài)機(jī)設(shè)計(jì)47-48
• 3.3 物理層子模塊設(shè)計(jì)48-59
• 3.3.1 初始化模塊設(shè)計(jì)49-52
• 3.3.2 寫數(shù)據(jù)通路模塊設(shè)計(jì)52-53
• 3.3.3 讀數(shù)據(jù)通路同步模塊設(shè)計(jì)53-57
• 3.3.4 寫均衡校準(zhǔn)邏輯模塊設(shè)計(jì)57-58
• 3.3.5 讀均衡邏輯模塊設(shè)計(jì)58
• 3.3.6 數(shù)據(jù)/選通/掩碼I/O模塊設(shè)計(jì)58-59
• 3.4 本章小結(jié)59-60
• 第四章 控制器的邏輯仿真與性能分析60-72
• 4.1 物理層子模塊邏輯仿真及分析60-65
• 4.1.1 初始化模塊邏輯仿真60-62
• 4.1.2 數(shù)據(jù)I/O模塊邏輯仿真62-64
• 4.1.3 讀數(shù)據(jù)同步模塊邏輯仿真64-65
• 4.2 DDR3關(guān)鍵操作的邏輯仿真65-68
• 4.3 控制器整體邏輯仿真68-69
• 4.4 控制器性能分析69-71
• 4.5 本章小結(jié)71-72
• 第五章 系統(tǒng)測(cè)試與分析72-84
• 5.1 系統(tǒng)資源分析72-73
• 5.2 硬件平臺(tái)介紹73-75
• 5.3 板級(jí)驗(yàn)證75-83
• 5.3.1 系統(tǒng)調(diào)試方案75-76
• 5.3.2 系統(tǒng)調(diào)試流程76-79
• 5.3.3 測(cè)試結(jié)果79-83
• 5.4 本章小結(jié)83-84
• 第六章 全文總結(jié)與展望84-86
• 6.1 全文總結(jié)84
• 6.2 后續(xù)工作展望84-86
• 致謝86-87
• 參考文獻(xiàn)87-90
• 攻讀碩士學(xué)位期間取得的成果90-91

【參考文獻(xiàn)】

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本文編號(hào)：939132