發(fā)布時(shí)間：2017-09-19 04:13

  本文關(guān)鍵詞：基于NAND flash主控制器的BCH糾錯(cuò)算法設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：在某些工程試驗(yàn)項(xiàng)目中，，除了試驗(yàn)環(huán)境惡劣外，試驗(yàn)成本也極高，因此為節(jié)約試驗(yàn)成本，對(duì)測(cè)試設(shè)備的可靠性要求苛刻，尤其對(duì)于試驗(yàn)數(shù)據(jù)的存儲(chǔ)的完整性和正確性有極高要求。NAND flash以其高速、高存儲(chǔ)密度、抗震、耐高低溫等優(yōu)點(diǎn)成為此類應(yīng)用的最佳選擇。但是，由于其結(jié)構(gòu)特點(diǎn)與制造工藝限制，NAND flash使用中存在位錯(cuò)誤現(xiàn)象�；诖鎯�(chǔ)應(yīng)用的糾錯(cuò)碼技術(shù)（Error Correction Code, ECC）能夠有效解決上述數(shù)據(jù)可靠性問題。本文針對(duì)專用數(shù)據(jù)存儲(chǔ)設(shè)備的NAND flash控制器，設(shè)計(jì)并以固件形式實(shí)現(xiàn)了一種BCH糾錯(cuò)算法，對(duì)提高存儲(chǔ)可靠性具有現(xiàn)實(shí)意義。 本文首先對(duì)BCH糾錯(cuò)算法進(jìn)行理論研究與系統(tǒng)層的仿真驗(yàn)證，具體包括算法實(shí)現(xiàn)的環(huán)境建立（有限域概述及構(gòu)造）、線性分組碼及循環(huán)碼的特性描述、二進(jìn)制BCH糾錯(cuò)算法的參數(shù)意義及選取。隨后通過系統(tǒng)層算法的軟件實(shí)現(xiàn)進(jìn)行功能驗(yàn)證，并作為固件設(shè)計(jì)、調(diào)試及優(yōu)化基礎(chǔ)。 在系統(tǒng)層算法驗(yàn)證的基礎(chǔ)上，對(duì)BCH糾錯(cuò)算法進(jìn)行了基于FPGA的固件設(shè)計(jì)，主要包括BCH編碼器和譯碼器兩大部分。編碼器固件設(shè)計(jì)主要描述了參數(shù)選取分析過程以及32位并行編碼器設(shè)計(jì)和邏輯實(shí)現(xiàn)。譯碼器固件設(shè)計(jì)首先詳細(xì)分析有限域構(gòu)造的固件實(shí)現(xiàn)過程，即元素生成及運(yùn)算法則的建立。接著按譯碼算法三大步：校正子計(jì)算、錯(cuò)誤位置多項(xiàng)式的確定及錢氏搜索糾錯(cuò)的邏輯實(shí)現(xiàn)進(jìn)行詳細(xì)分析。對(duì)固件算法的硬件驗(yàn)證平臺(tái)、基于ZYNQ的算法與Flash控制器及上位機(jī)的數(shù)據(jù)交互方式進(jìn)行描述。 本文最后在硬件驗(yàn)證平臺(tái)上對(duì)固件BCH糾錯(cuò)算法進(jìn)行系統(tǒng)性測(cè)試，針對(duì)糾錯(cuò)功能的實(shí)現(xiàn)進(jìn)行固件仿真測(cè)試及實(shí)物糾錯(cuò)能力測(cè)試，針對(duì)讀寫速度進(jìn)行速度變化率測(cè)試，并且從應(yīng)用角度對(duì)邏輯資源使用率測(cè)試。測(cè)試結(jié)果有效驗(yàn)證了算法設(shè)計(jì)的正確性及合理性。
【關(guān)鍵詞】：BCH算法 NAND flash 固件設(shè)計(jì)
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN911.2;TP333
【目錄】：

• 摘要4-5
• Abstract5-9
• 第1章 緒論9-20
• 1.1 課題背景及研究的目的和意義9-10
• 1.2 國(guó)內(nèi)外研究發(fā)展現(xiàn)狀分析10-19
• 1.2.1 NAND flash 研究發(fā)展概述10-16
• 1.2.2 NAND flash ECC 糾錯(cuò)算法研究發(fā)展現(xiàn)狀16-19
• 1.3 本文主要內(nèi)容及結(jié)構(gòu)19-20
• 第2章 BCH 糾錯(cuò)算法研究及驗(yàn)證20-36
• 2.1 BCH 糾錯(cuò)算法研究20-30
• 2.1.1 有限域概述及構(gòu)造20-21
• 2.1.2 線性分組碼和循環(huán)碼21-24
• 2.1.3 二進(jìn)制 BCH 算法參數(shù)意義及選取24-26
• 2.1.4 BCH 編碼過程26-27
• 2.1.5 BCH 譯碼過程27-30
• 2.2 BCH 算法功能驗(yàn)證30-34
• 2.2.1 軟件算法功能特性30-31
• 2.2.2 功能驗(yàn)證步驟31-32
• 2.2.3 算法功能驗(yàn)證實(shí)例32-34
• 2.3 設(shè)計(jì)優(yōu)化34-35
• 2.4 本章小結(jié)35-36
• 第3章 BCH 糾錯(cuò)算法固件設(shè)計(jì)36-50
• 3.1 BCH 編碼器固件設(shè)計(jì)36-41
• 3.1.1 參數(shù)選取分析36-37
• 3.1.2 32 位并行編碼器設(shè)計(jì)37-39
• 3.1.3 編碼器的邏輯實(shí)現(xiàn)39-41
• 3.2 BCH 譯碼器固件設(shè)計(jì)41-49
• 3.2.1 有限域的構(gòu)建41-43
• 3.2.2 譯碼器的邏輯實(shí)現(xiàn)43-49
• 3.3 本章小結(jié)49-50
• 第4章 固件 BCH 糾錯(cuò)算法測(cè)試50-65
• 4.1 驗(yàn)證平臺(tái)搭建50-53
• 4.1.1 驗(yàn)證平臺(tái)結(jié)構(gòu)概述50-51
• 4.1.2 基于 Zynq 的固件驗(yàn)證架構(gòu)51-53
• 4.2 測(cè)試方法及過程53-54
• 4.3 固件仿真測(cè)試54-56
• 4.4 實(shí)物糾錯(cuò)能力測(cè)試56-61
• 4.4.1 基于 P/E(PROGRAM/ERASE 編程擦除次數(shù))糾錯(cuò)能力測(cè)試56-59
• 4.4.2 基于存儲(chǔ)時(shí)間糾錯(cuò)能力測(cè)試59-61
• 4.5 I/O 讀寫速度變化率測(cè)試61-63
• 4.5.1 NAND flash 寫入速度變化率測(cè)試61-62
• 4.5.2 NAND flash 讀取速度變化率測(cè)試62-63
• 4.6 邏輯資源使用情況測(cè)試63-64
• 4.7 本章小結(jié)64-65
• 結(jié)論65-66
• 參考文獻(xiàn)66-71
• 致謝71

【共引文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫 前7條

1 張承暢;彭萬權(quán);韋鉑;;新型(2k,k,1)卷積碼的構(gòu)造[J];通信學(xué)報(bào);2014年06期

2 謝瑞云;樊小琴;張焱;;RS碼的編譯碼程序?qū)崿F(xiàn)[J];信息安全與通信保密;2014年08期

3 張帆;;基于數(shù)字通信編碼技術(shù)的應(yīng)用研究[J];中國(guó)新通信;2014年23期

4 劉穎;黃喜軍;黃民慶;謝開貴;;動(dòng)態(tài)隨機(jī)存儲(chǔ)器中基于混合策略的節(jié)能算法[J];微型電腦應(yīng)用;2014年05期

5 李相迎;胡小春;甄小龍;陳平;;CCSDS鏈路幀識(shí)別技術(shù)[J];遙測(cè)遙控;2014年05期

6 尚啟星;;基于MATLAB的信道編碼仿真與分析[J];現(xiàn)代物業(yè)(上旬刊);2014年11期

7 李歆昊;張e

本文編號(hào)：879423