本文關(guān)鍵詞：GX64-DSP片上標向量便簽式存儲器設計與實現(xiàn)

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【摘要】：DSP運算能力的迅速增長與存儲器性能之間的緩慢發(fā)展不成比例,導致存儲器訪問速度與DSP核的處理速度差一個甚至幾個數(shù)量級。在基于Cache的層次化存儲方案中,Cache缺失引起的延時在對實時性要求很高的DSP中不容忽視。為追求高命中率,Cache的設計復雜度及其功耗越來越大。與Cache相比,便簽式存儲器(Scratch Pad Memory,SPM)的功耗和面積都低30%~40%,且不會出現(xiàn)訪存缺失,在對實時性要求較高的DSP中具有明顯優(yōu)勢。本課題以項目組自主研制的GX64-DSP芯片為背景,實現(xiàn)了GX64片上向量便簽式存儲器(Vector Scratch Pad Memory,VSPM)和標量便簽式存儲器(Scalar Scratch Pad Memory,SSPM)。本文主要工作及創(chuàng)新點如下:1.設計了一套支持同時多種粒度訪問和多種尋址方式的標向量訪存指令集,提出了用于加速FFT算法的向量重排序指令。2.VSPM支持低沖突率的雙Load/Store、DMA讀寫四條指令并行訪問,訪存位寬分別達到2048bit和512bit,為SIMD結(jié)構(gòu)的向量運算單元提供高帶寬訪存;其存儲體采用高低位地址交叉組織,降低了沖突率;支持非粒度對齊訪問和跨行訪問;支持16路數(shù)據(jù)重排序操作,為加速FFT運算提供了定制化的加速功能。3.SSPM支持低沖突率的單Load/Store、DMA讀寫三條指令并行訪問,訪存位寬分別為256bit和512bit。提供了DMA后臺進行數(shù)據(jù)傳輸時仍可正常訪存的機制,在功能上取代Cache。在隱藏了DMA后臺傳輸?shù)那闆r下,比Cache具有更高的訪存性能,且控制邏輯開銷低。4.使用匯編激勵,對VSPM和SSPM展開詳細驗證。結(jié)果證明,設計功能正確,覆蓋率接近100%。最后在40納米工藝下對設計進行邏輯綜合,工作頻率達到1GHz,滿足設計要求。
【關(guān)鍵詞】：SPM DSP SIMD 訪存沖突 DMA 仲裁
【學位授予單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要10-11
• ABSTRACT11-12
• 第一章 緒論12-19
• 1.1 課題研究背景與意義12-13
• 1.2 相關(guān)研究13-17
• 1.2.1 DSP的發(fā)展13-14
• 1.2.2 基于Cache的層次化存儲結(jié)構(gòu)及其弊端14-15
• 1.2.3 DSP片上SPM研究15-17
• 1.2.4 DSP片上SIMD結(jié)構(gòu)研究17
• 1.3 本文主要工作17-18
• 1.4 論文組織結(jié)構(gòu)18-19
• 第二章 GX64標向量SPM概述19-32
• 2.1 GX64內(nèi)核結(jié)構(gòu)19-20
• 2.2 GX64標向量SPM設計需求20-27
• 2.2.1 VSPM設計需求20-24
• 2.2.2 SSPM設計需求24-27
• 2.3 VSPM與SSPM訪存指令集27-30
• 2.3.1 標向量訪存指令集與尋址方式27-29
• 2.3.2 訪存指令編碼29-30
• 2.4 SPM總體結(jié)構(gòu)設計30-31
• 2.4.1 VSPM總體結(jié)構(gòu)設計30-31
• 2.4.2 SSPM總體結(jié)構(gòu)設計31
• 2.5 本章小結(jié)31-32
• 第三章 向量便簽式存儲器設計32-46
• 3.1 VSPM存儲體組織與編址32-35
• 3.2 向量訪存流水線劃分35-37
• 3.3 訪存指令譯碼與訪存地址計算37-39
• 3.3.1 訪存指令譯碼38
• 3.3.2 訪存地址計算38-39
• 3.4 訪問沖突仲裁處理39-42
• 3.4.1 沖突判斷與仲裁策略40
• 3.4.2 沖突處理40-42
• 3.5 訪存與寫回42-45
• 3.5.1 訪存與訪存輸出42
• 3.5.2 同步處理42-44
• 3.5.3 數(shù)據(jù)寫回44-45
• 3.6 本章小結(jié)45-46
• 第四章 標量便簽式存儲器設計46-55
• 4.1 SSPM存儲體組織與編址46-48
• 4.2 標量訪存流水線設計48-49
• 4.3 指令譯碼與地址計算49-50
• 4.4 沖突仲裁處理50-53
• 4.4.1 沖突判斷50
• 4.4.2 仲裁策略50-51
• 4.4.3 沖突處理51-53
• 4.5 訪存與寫回53-54
• 4.5.1 訪存前譯碼53
• 4.5.2 數(shù)據(jù)輸出與寫回53-54
• 4.6 本章小結(jié)54-55
• 第五章 功能驗證與性能評估55-64
• 5.1 驗證方案55-59
• 5.1.1 Load/Store數(shù)據(jù)通路驗證55-57
• 5.1.2 DMA數(shù)據(jù)通路驗證57
• 5.1.3 請求沖突驗證57-59
• 5.1.4 其他功能驗證59
• 5.2 驗證與結(jié)果59-60
• 5.3 邏輯綜合60-61
• 5.4 性能評估61-63
• 5.4.1 VSPM訪存性能評估61-62
• 5.4.2 SSPM訪存性能評估62-63
• 5.5 本章小結(jié)63-64
• 第六章 總結(jié)與展望64-66
• 6.1 論文總結(jié)64-65
• 6.2 工作展望65-66
• 致謝66-68
• 參考文獻68-71
• 作者在學期間取得的學術(shù)成果71

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前2條

1 李建江;劉珍珍;王玨;;基于IBM Cell多核平臺的OpenMP數(shù)組私有化技術(shù)研究[J];計算機研究與發(fā)展;2010年08期

2 高德遠;田杭沛;朱怡安;;軟件無線電的可重構(gòu)流處理器體系結(jié)構(gòu)[J];航空學報;2008年06期

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本文編號：865020