本文關(guān)鍵詞：28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計

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【摘要】：隨著工藝制程的不斷進(jìn)步,工藝特征尺寸不斷減小,集成電路規(guī)模不斷增大,對集成電路設(shè)計提出了更高要求。在超深亞微米工藝下,由于供電電壓減小,互連延時在路徑延時中所占的比例增大,工藝偏差和串?dāng)_等現(xiàn)象加劇,使芯片物理設(shè)計遇到了諸多難題和挑戰(zhàn)。研究在先進(jìn)工藝下的芯片物理設(shè)計,縮短設(shè)計周期,設(shè)計出性能更高,面積更小和功耗更低的高質(zhì)量芯片將具有重要的實際意義。本文研究了一款基于28nm工藝的雙核Cortex-A9處理器芯片的物理設(shè)計,首先分析了雙核處理器芯片的整體架構(gòu),時鐘結(jié)構(gòu)和主要功能模塊的性能及其組成,然后對物理設(shè)計中的布圖規(guī)劃,電源規(guī)劃,布局,時鐘樹綜合(Clock Tree Synthesis, CTS),布線和驗證階段的設(shè)計細(xì)節(jié)進(jìn)行了研究和探討。在布圖規(guī)劃階段,確定了芯片的尺寸,并完成了宏單元,特殊單元和I/O單元的布局。在電源規(guī)劃階段,完成了電壓域的劃分,電源及其連接關(guān)系的定義,并對電源條和電源環(huán)進(jìn)行了設(shè)計。在布局階段,由于互連線延時復(fù)雜度不斷提高導(dǎo)致常規(guī)式布局流程中的時序和擁塞情況難以和綜合結(jié)果保持一致,進(jìn)而影響布局質(zhì)量,因此,本文對布局流程進(jìn)行了改進(jìn),采用了基于dcg (design compiler graphical)改進(jìn)型布局流程使布局和綜合環(huán)節(jié)實現(xiàn)版圖信息的交互,從而改善了時序和擁塞度。在關(guān)鍵的時鐘樹綜合階段,針對片上波動和時鐘門控技術(shù)造成傳統(tǒng)設(shè)計方法難以實現(xiàn)時鐘偏差最小化目標(biāo),本文采用了更先進(jìn)的時鐘同步優(yōu)化技術(shù),將時鐘樹綜合和優(yōu)化同步完成,并最大化利用了有用時鐘偏差,從而減小了時鐘樹單元面積和功耗,也使芯片的頻率提高了6%。在布線環(huán)節(jié)中,本文采用了跳線法和插入保護(hù)二極管法有效修復(fù)了天線效應(yīng),同時,重點討論了串?dāng)_現(xiàn)象產(chǎn)生的原理和常用修正方法。為了達(dá)到簽核標(biāo)準(zhǔn),本文完成了芯片的時序驗證,形式驗證,功耗驗證和物理驗證。本文采用了中芯國際28nmHKMG工藝對雙核A9處理器芯片完成了物理設(shè)計和仿真驗證,驗證結(jié)果表明：芯片門總數(shù)為157萬,尺寸為5299μm*5300μm,功耗為2.4W,最高頻率達(dá)到1.3GHz,電壓降比例小于5%,滿足了設(shè)計指標(biāo)要求。本文設(shè)計的雙核A9處理器芯片在高性能低功耗處理器芯片中具有很好的應(yīng)用前景。
【關(guān)鍵詞】：物理設(shè)計 雙核Cortex-A9處理器 基于dcg改進(jìn)型布局流程 時鐘樹綜合 布線
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP332
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 研究背景和意義9-10
• 1.2 集成電路工藝發(fā)展趨勢和芯片物理設(shè)計現(xiàn)狀10-12
• 1.2.1 集成電路工藝發(fā)展趨勢10-12
• 1.2.2 芯片物理設(shè)計現(xiàn)狀12
• 1.3 課題研究的主要內(nèi)容和設(shè)計指標(biāo)12-14
• 1.3.1 課題研究的主要內(nèi)容12-13
• 1.3.2 設(shè)計指標(biāo)13-14
• 1.4 論文結(jié)構(gòu)的安排14-15
• 第二章 雙核A9處理器芯片的物理設(shè)計流程概述15-25
• 2.1 芯片后端物理設(shè)計流程15-19
• 2.1.1 后端數(shù)據(jù)準(zhǔn)備16-17
• 2.1.2 布圖規(guī)劃和電源規(guī)劃17-18
• 2.1.3 標(biāo)準(zhǔn)單元的布局18
• 2.1.4 時鐘樹綜合18
• 2.1.5 布線18-19
• 2.1.6 時序修復(fù)和芯片驗證19
• 2.2 雙核A9處理器芯片的功能結(jié)構(gòu)概述19-23
• 2.2.1 雙核處理器芯片的整體架構(gòu)19-20
• 2.2.2 RTL編碼的層次結(jié)構(gòu)20-21
• 2.2.4 芯片動態(tài)電壓頻率設(shè)計21-22
• 2.2.5 芯片的時鐘結(jié)構(gòu)22-23
• 2.3 28nm工藝下物理設(shè)計面臨的問題23-24
• 2.4 本章小結(jié)24-25
• 第三章 雙核A9處理器芯片的布圖規(guī)劃和布局25-47
• 3.1 雙核A9處理器芯片布圖規(guī)劃和布局階段的設(shè)計考慮25
• 3.2 芯片的布圖規(guī)劃25-30
• 3.2.1 芯片后端層次結(jié)構(gòu)劃分26-27
• 3.2.2 芯片尺寸的確定27-28
• 3.2.3 宏單元的布局28-30
• 3.2.4 特殊單元的布局30
• 3.3 電源網(wǎng)絡(luò)規(guī)劃30-35
• 3.3.1 電壓域的劃分31-32
• 3.3.2 電源及其連接關(guān)系的定義32-33
• 3.3.3 電源環(huán)的設(shè)計33-34
• 3.3.4 電源條的設(shè)計34-35
• 3.4 基于dcg改進(jìn)型布局和常規(guī)式布局流程的對比分析35-41
• 3.4.1 常規(guī)式布局流程36-37
• 3.4.2 常規(guī)式布局流程中互連延時的挑戰(zhàn)37-40
• 3.4.3 基于dcg改進(jìn)型布局流程40-41
• 3.5 標(biāo)準(zhǔn)單元布局設(shè)計及實現(xiàn)41-46
• 3.5.1 基于dcg改進(jìn)型布局流程的實現(xiàn)步驟41-42
• 3.5.2 時序路徑分組和時序優(yōu)化42-43
• 3.5.3 特殊功能標(biāo)準(zhǔn)單元的邏輯優(yōu)化43-45
• 3.5.4 兩種流程布局結(jié)果對比45-46
• 3.6 本章小結(jié)46-47
• 第四章 雙核A9處理器芯片的時鐘樹綜合和布線47-69
• 4.1 雙核A9處理器芯片時鐘樹綜合和布線階段的設(shè)計考慮47
• 4.2 基于ccopt的改進(jìn)型時鐘樹綜合和平衡式時鐘樹綜合的對比分析47-53
• 4.2.1 傳統(tǒng)平衡式時鐘樹綜合48-49
• 4.2.2 平衡式時鐘樹綜合的時序挑戰(zhàn)49-52
• 4.2.3 基于ccopt的改進(jìn)型時鐘樹綜合52-53
• 4.3 基于時鐘同步優(yōu)化流程的時鐘樹綜合設(shè)計和實現(xiàn)53-62
• 4.3.1 時鐘偏差54-56
• 4.3.2 雙核處理器的時鐘信號分析和約束56-57
• 4.3.3 多模式下時鐘樹綜合57-58
• 4.3.4 基于時鐘同步優(yōu)化流程的時鐘樹綜合實現(xiàn)58-60
• 4.3.5 兩種流程下時鐘樹綜合結(jié)果對比60-62
• 4.4 布線62-67
• 4.4.1 布線類型及其原理63-64
• 4.4.2 天線效應(yīng)的預(yù)防和修復(fù)64-66
• 4.4.3 串?dāng)_的預(yù)防和修復(fù)66
• 4.4.4 雙核處理器芯片布線的實現(xiàn)和結(jié)果66-67
• 4.5 本章小結(jié)67-69
• 第五章 雙核A9處理器芯片的驗證和簽核69-79
• 5.1 芯片的時序驗證69-71
• 5.1.1 多模式下合適工藝角的選擇69-70
• 5.1.2 時序簽核70-71
• 5.2 雙核處理器芯片的形式驗證71-72
• 5.3 雙核處理器芯片的物理驗證72-74
• 5.3.1 設(shè)計規(guī)則檢查(DRC)72-73
• 5.3.2 電路圖和版圖對比驗證(LVS)73-74
• 5.4 雙核處理器芯片的功耗驗證74-77
• 5.4.1 功耗驗證75
• 5.4.2 電壓降驗證75-77
• 5.5 驗證結(jié)果對比分析77-78
• 5.6 本章小結(jié)78-79
• 第六章 總結(jié)與展望79-81
• 6.1 總結(jié)79
• 6.2 展望79-81
• 致謝81-83
• 參考文獻(xiàn)83-87
• 攻讀碩士學(xué)位期間取得的研究成果87

【參考文獻(xiàn)】

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本文編號：860730