本文關(guān)鍵詞：高性能32位嵌入式處理器的研究與實現(xiàn)

  更多相關(guān)文章： 嵌入式處理器 加法器 動態(tài)流水線 吞吐率 相關(guān)性

【摘要】：隨著中國嵌入式處理器需求量的不斷增加，各個領(lǐng)域?qū)η度胧教幚砥餍阅艿男枨笤絹碓礁撸@推動了高性能嵌入式處理器設(shè)計的研究。L32是我們自主開發(fā)的32位嵌入式處理器，它可以進(jìn)行雙字、字、字節(jié)和位等多種操作，運算結(jié)果可以直接存放在任何一個寄存器或RAM單元中，功能強大、處理靈活。然而，L32嵌入式處理器仍存在許多亟待改進(jìn)的地方。針對L32處理器的指令執(zhí)行效率低這一問題，本文以加法器，動態(tài)流水線和相關(guān)性問題為研究對象，主要完成以下工作： (1)加法器改進(jìn)。L32嵌入式處理器的所有算術(shù)運算使用同一個算數(shù)運算器，8位、16位和32位算數(shù)運算都需要2個時鐘周期才能完成，導(dǎo)致8位算數(shù)運算速度慢。本文將原加法器算數(shù)運算器分成兩級，，8位算數(shù)運算只在第一級就能完成，執(zhí)行速度提高了一個時鐘周期。16位算術(shù)運算分為兩種情況，當(dāng)?shù)?位算術(shù)運算無進(jìn)位產(chǎn)生時，16位算術(shù)運算只在第一級完成，需要一個時鐘周期，如果低8位算術(shù)運算產(chǎn)生進(jìn)位時，16位算術(shù)運算需要兩個時鐘周期，分別在加法器的第一級和第二級完成。實驗結(jié)果表明，改進(jìn)后的加法器與原L32處理器的加法器相比，8位和部分16位算術(shù)運算的執(zhí)行時間提高了一個時鐘周期。 (2)動態(tài)流水線設(shè)計。原處理器采用三級靜態(tài)流水線結(jié)構(gòu)，每條指令執(zhí)行需要的時鐘周期不同，執(zhí)行最快的指令需要3個時鐘周期，執(zhí)行最慢的指令需要6個時鐘周期，流水線產(chǎn)生較多的阻塞，吞吐率比較低。針對此問題，本文通過深入分析了L32嵌入式處理器的架構(gòu)和指令執(zhí)行時間的特點，設(shè)計并實現(xiàn)了一種6級動態(tài)流水線，將原執(zhí)行級細(xì)分為4級，并設(shè)計了一個流水寄存器控制指令只經(jīng)過必要的流水級，旁路無需的流水級。實驗結(jié)果表明，本文設(shè)計的6級動態(tài)流水線的吞吐率比原L32三級靜態(tài)流水線嵌入式處理器的提高了63.2%。 (3)流水線相關(guān)性問題分析。對于動態(tài)流水線中的結(jié)構(gòu)相關(guān)性問題，提出了利用下一級輸入寄存器進(jìn)行緩沖的方法，減少了流水線的阻塞，進(jìn)一步提高流水線的吞吐率。對于控制相關(guān)問題，采用了一種簡單的靜態(tài)分支預(yù)測方案，以提高流水線效率。對于數(shù)據(jù)相關(guān)，本文通過旁路技術(shù)和插入流水氣泡相結(jié)合的方法進(jìn)行解決。實驗結(jié)果表明，本文采用的方法較好的解決了流水線中的相關(guān)性問題。
【關(guān)鍵詞】：嵌入式處理器 加法器 動態(tài)流水線 吞吐率 相關(guān)性
【學(xué)位授予單位】：西北農(nóng)林科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-15
• 1.1 研究背景與意義10
• 1.2 國內(nèi)外研究現(xiàn)狀10-13
• 1.2.1 國外研究現(xiàn)狀10-12
• 1.2.2 國內(nèi)研究現(xiàn)狀12-13
• 1.3 研究的主要內(nèi)容13-14
• 1.4 論文組織結(jié)構(gòu)14-15
• 第二章 L32 處理器介紹15-22
• 2.1 L32 處理器系統(tǒng)結(jié)構(gòu)15
• 2.2 L32 寄存器堆15-16
• 2.3 指令集16-17
• 2.4 指令分類17-18
• 2.5 三級流水線18-19
• 2.6 指令執(zhí)行分析19-21
• 2.6.1 運算指令19-20
• 2.6.2 流水線相關(guān)性20-21
• 2.7 小結(jié)21-22
• 第三章 動態(tài)流水線設(shè)計22-33
• 3.1 加法器的改進(jìn)22-23
• 3.2 六級流水線設(shè)計23-24
• 3.2.1 流水線級數(shù)設(shè)計23
• 3.2.2 動態(tài)流水線設(shè)計23-24
• 3.3 相關(guān)性分析24-28
• 3.3.1 結(jié)構(gòu)相關(guān)24-26
• 3.3.2 控制相關(guān)26-28
• 3.3.3 數(shù)據(jù)相關(guān)28
• 3.4 流水線模塊設(shè)計28-32
• 3.4.1 IF 模塊設(shè)計28-29
• 3.4.2 ID 模塊設(shè)計29
• 3.4.3 RD 模塊設(shè)計29-30
• 3.4.4 EXE1 模塊設(shè)計30-31
• 3.4.5 EXE2 模塊設(shè)計31
• 3.4.6 WR 模塊設(shè)計31
• 3.4.7 控制模塊31-32
• 3.4.8 分支預(yù)測模塊32
• 3.5 小結(jié)32-33
• 第四章 處理器驗證與實現(xiàn)33-45
• 4.1 驗證平臺33-34
• 4.2 處理器驗證34-43
• 4.2.1 寄存器指令驗證34-35
• 4.2.2 算術(shù)運算指令驗證35-36
• 4.2.3 邏輯運算指令驗證36-38
• 4.2.4 移位指令驗證38-39
• 4.2.5 跳轉(zhuǎn)指令驗證39-40
• 4.2.6 程序驗證40-41
• 4.2.7 性能分析41-43
• 4.3 FPGA 實現(xiàn)43-44
• 4.4 小結(jié)44-45
• 第五章 結(jié)論與展望45-47
• 5.1 結(jié)論45
• 5.2 展望45-47
• 參考文獻(xiàn)47-50
• 致謝50-51
• 作者簡介51

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前6條

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中國博士學(xué)位論文全文數(shù)據(jù)庫 前1條

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本文編號：818388