本文關(guān)鍵詞：1.2GHz陣列存儲體物理設(shè)計優(yōu)化方法的研究與應(yīng)用

  更多相關(guān)文章： 物理設(shè)計 陣列存儲體 納米級工藝 吉赫茲 可布通性

【摘要】：并行存儲體作為有效提高訪存效率的存儲結(jié)構(gòu)正被越來越多的設(shè)計所采用。但是,并行存儲體具有硬宏單元眾多,面積開銷大等特點,出于整體性能和設(shè)計成本等方面考慮,要求其能在有限面積開銷下完成物理設(shè)計,而這將導(dǎo)致硬宏單元陣列被緊密地排列在一起,引發(fā)局部擁塞,降低可布通性,并最終影響設(shè)計性能。針對上述問題,本文以1.2GHz YHFT-DX芯片的內(nèi)核陣列存儲體物理設(shè)計為背景,從避免長線和保證GHz設(shè)計目標(biāo)實現(xiàn)兩個方面入手,對集成電路物理設(shè)計流程進行了深入研究,設(shè)計了相關(guān)優(yōu)化方法,并成功應(yīng)用于陣列存儲體物理設(shè)計。全文的主要內(nèi)容如下:1.針對常規(guī)的硬宏單元布局規(guī)則對于高利用率SRAM陣列布局指導(dǎo)性不強的情況,本文設(shè)計了HS硬宏單元布局方法。實驗結(jié)果證明,HS方法可在短時間內(nèi)得到利用率高、全局布線長度短的硬宏單元布局方案,可操作性強。就單個BANK而言,在性能近似的情況下,基于HS方法的物理設(shè)計結(jié)果較常規(guī)方法得到的結(jié)果在版圖面積上可壓縮16%,總信號線長可縮短9%,有效減少了長線延時對實現(xiàn)GHz設(shè)計目標(biāo)的影響。2.針對DC綜合和DCT綜合出的網(wǎng)表在版圖布局布線資源有限的SRAM陣列物理設(shè)計中可布通性差、繞線嚴(yán)重的情況,本文設(shè)計了一種權(quán)衡面積和線長的網(wǎng)表優(yōu)化方法EULR,通過分析版圖實際情況來設(shè)計電路的具體實現(xiàn)結(jié)構(gòu),在最大程度上減少互連線數(shù)量以達到節(jié)省布線資源的目的。對3種方法得出網(wǎng)表的物理設(shè)計結(jié)果比較發(fā)現(xiàn),基于EULR設(shè)計出的網(wǎng)表,總信號線長度較DC的信號線長度縮短了25%,較DCT的信號線長度縮短了2%,降低了繞線對GHz設(shè)計目標(biāo)的影響。3.針對物理設(shè)計工具ICC在版圖布局布線資源有限的SRAM陣列設(shè)計中,由于局部繞線導(dǎo)致路徑延時不達標(biāo)的情況,本文設(shè)計了一種基于力指向方法的可布通性驅(qū)動布局算法MARP,通過量化標(biāo)準(zhǔn)單元間的關(guān)聯(lián)性來合理安排標(biāo)準(zhǔn)單元的布局位置,從而達到防止局部繞線、壓縮局部互連線長、保證設(shè)計性能的目的。實驗結(jié)果表明,基于MARP布局算法實現(xiàn)的BANK物理設(shè)計結(jié)果總信號線長為373,023?m,是ICC實現(xiàn)結(jié)果總信號線長的93.5%;關(guān)鍵路徑延時比ICC布局的結(jié)果提升了0.02ns。4.將上述優(yōu)化方法應(yīng)用于陣列存儲體的物理設(shè)計中。采用HS對SRAM陣列布局進行優(yōu)化,采用EULR對SRAM陣列網(wǎng)表進行優(yōu)化,采用MARP對SRAM陣列標(biāo)準(zhǔn)單元布局進行優(yōu)化。在時鐘樹綜合階段,利用時鐘正偏差解決了關(guān)鍵路徑時序違反的問題。最后,通過靜態(tài)時序分析工具Prime Time對設(shè)計結(jié)果進行時序分析,得出結(jié)論:基于上述優(yōu)化方法得到的陣列存儲體物理設(shè)計結(jié)果在典型工藝端角下達到了1.2GHz的設(shè)計目標(biāo)。
【關(guān)鍵詞】：物理設(shè)計 陣列存儲體 納米級工藝 吉赫茲 可布通性
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要10-12
• ABSTRACT12-14
• 第一章 緒論14-23
• 1.1 相關(guān)背景研究14-17
• 1.1.1 傳統(tǒng)物理設(shè)計流程14-15
• 1.1.2 納米級GHz物理設(shè)計的挑戰(zhàn)15-17
• 1.2 課題研究內(nèi)容17-20
• 1.2.1 陣列存儲體簡介18-19
• 1.2.2 設(shè)計難點與挑戰(zhàn)19-20
• 1.3 本文主要工作20-21
• 1.4 文章組織結(jié)構(gòu)21-23
• 第二章 HS：一種高利用率的硬宏單元布局方法23-35
• 2.1 SRAM陣列組織結(jié)構(gòu)23-24
• 2.2 SRAM陣列布局目標(biāo)24
• 2.3 常規(guī)方法布局規(guī)劃24-29
• 2.3.1 硬宏單元布局的基本規(guī)則24-25
• 2.3.2 基于常規(guī)方法的硬宏單元布局方案25-29
• 2.4 HS方法布局規(guī)劃29-31
• 2.4.1 HS方法基本思想29-30
• 2.4.2 基于HS的硬宏單元布局方案30-31
• 2.5 兩種方法布線結(jié)果比較31-34
• 2.6 本章小結(jié)34-35
• 第三章 EULR：一種權(quán)衡面積和線長的網(wǎng)表優(yōu)化方法35-49
• 3.1 基于DCT綜合問題描述35-37
• 3.1.1 DCT綜合方法35-36
• 3.1.2 DCT綜合結(jié)果36-37
• 3.1.3 問題與挑戰(zhàn)37
• 3.2 EULR網(wǎng)表優(yōu)化方法37-47
• 3.2.1 EULR的基本思想37-39
• 3.2.2 負載估算模型39-40
• 3.2.3 互連線長估算模型40-42
• 3.2.4 路徑優(yōu)化策略42-44
• 3.2.5 設(shè)計實現(xiàn)44-47
• 3.3 三種網(wǎng)表布線結(jié)果比較47-48
• 3.4 本章小結(jié)48-49
• 第四章 MARP：一種可布通性驅(qū)動的布局算法49-60
• 4.1 基于力指向的可布通性布局概述49-51
• 4.2 MARP可布通性布局算法51-57
• 4.2.1 力指向方法存在的問題52
• 4.2.2 MARP算法基本思想52-55
• 4.2.3 實例推演55-57
• 4.3 MARP算法在BANK中的應(yīng)用57-58
• 4.3.1 算法參數(shù)設(shè)置說明57
• 4.3.2 算法實現(xiàn)結(jié)果57-58
• 4.4 兩種布局器布線結(jié)果比較58-59
• 4.5 本章小結(jié)59-60
• 第五章 基于優(yōu)化方法的陣列存儲體物理設(shè)計60-73
• 5.1 基于HS的布圖優(yōu)化60-61
• 5.2 基于EULR的網(wǎng)表優(yōu)化61-62
• 5.3 基于MARP的布局優(yōu)化62-63
• 5.4 陣列存儲體時鐘樹設(shè)計63-71
• 5.4.1 時鐘結(jié)構(gòu)特點63-65
• 5.4.2 時鐘樹設(shè)計思想65-67
• 5.4.3 全局時鐘互連優(yōu)化策略67-68
• 5.4.4 時鐘樹實現(xiàn)68-70
• 5.4.5 時鐘樹性能分析70-71
• 5.5 陣列存儲體靜態(tài)時序分析71-72
• 5.6 本章小結(jié)72-73
• 第六章 結(jié)束語73-75
• 6.1 全文工作總結(jié)73-74
• 6.2 需要進一步完善的工作74-75
• 致謝75-77
• 參考文獻77-80
• 作者在學(xué)期間參與的項目和取得的學(xué)術(shù)成果80

【共引文獻】

中國期刊全文數(shù)據(jù)庫 前10條

1 洪先龍,朱祺,經(jīng)彤,王垠,楊e，

本文編號：577576