發(fā)布時(shí)間：2017-07-19 22:01

  本文關(guān)鍵詞：一種兼容MCS-51指令集的單片機(jī)內(nèi)核的設(shè)計(jì)與驗(yàn)證

  更多相關(guān)文章： 51內(nèi)核 流水線 數(shù)據(jù)沖突 功能驗(yàn)證 單片機(jī)

【摘要】：本文重點(diǎn)設(shè)計(jì)了一款兼容MCS-51指令集系統(tǒng)的51內(nèi)核，，它包括微處理器和中斷系統(tǒng)兩部分。本設(shè)計(jì)在功能上可完成111條指令的邏輯功能以及22個(gè)中斷源的中斷仲裁。 在微處理器設(shè)計(jì)方面，將CISC指令集系統(tǒng)微處理器設(shè)計(jì)技術(shù)與RISC系統(tǒng)微處理器架構(gòu)設(shè)計(jì)技術(shù)相融合，提出了一種多周期指令和流水線技術(shù)相結(jié)合的方法，并設(shè)計(jì)了一款流水線實(shí)現(xiàn)的CISC指令集架構(gòu)的微處理器。本設(shè)計(jì)分為三級(jí)流水線，包括取指級(jí)、譯碼級(jí)和執(zhí)行級(jí)，取指級(jí)和譯碼級(jí)完成將指令碼取出并對(duì)其譯碼的功能，執(zhí)行級(jí)在一個(gè)時(shí)鐘周期內(nèi)完成取操作數(shù)、運(yùn)算和寫回三步操作，避免了數(shù)據(jù)沖突問(wèn)題。運(yùn)算單元的處理上采用了不恢復(fù)余數(shù)算法的除法器，提高計(jì)算速度。在中斷系統(tǒng)的設(shè)計(jì)上，對(duì)22個(gè)中斷源的中斷仲裁采取分組并行、三級(jí)串行的仲裁電路。 本文還搭建了針對(duì)內(nèi)核的驗(yàn)證平臺(tái)，對(duì)51指令集進(jìn)行了功能驗(yàn)證，對(duì)流水線沖突等問(wèn)題做了焦點(diǎn)驗(yàn)證，同時(shí)隨機(jī)生成中斷源對(duì)中斷系統(tǒng)的進(jìn)行了相應(yīng)的功能驗(yàn)證。最后在SMIC0.13μm工藝下對(duì)設(shè)計(jì)進(jìn)行了邏輯綜合，其頻率可達(dá)100MHz，面積為18.5萬(wàn)μm2。
【關(guān)鍵詞】：51內(nèi)核 流水線 數(shù)據(jù)沖突 功能驗(yàn)證 單片機(jī)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP368.1
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-13
• 1.1 課題研究背景9
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀與趨勢(shì)9-11
• 1.3 論文主要內(nèi)容和章節(jié)結(jié)構(gòu)11-13
• 1.3.1 論文主要內(nèi)容11-12
• 1.3.2 論文章節(jié)結(jié)構(gòu)12-13
• 第二章 典型 8051 內(nèi)核架構(gòu)分析13-23
• 2.1 8051 單片機(jī)的基本結(jié)構(gòu)13-14
• 2.2 8051 內(nèi)核技術(shù)分析14-21
• 2.2.1 8051 內(nèi)核指標(biāo)14-15
• 2.2.2 指令集以及時(shí)序分析15-20
• 2.2.3 8051 內(nèi)核存儲(chǔ)系統(tǒng)20-21
• 2.3 本章小結(jié)21-23
• 第三章 兼容 MCS-51 內(nèi)核的設(shè)計(jì)23-47
• 3.1 內(nèi)核的架構(gòu)設(shè)計(jì)23-29
• 3.1.1 內(nèi)核總體設(shè)計(jì)方案23-26
• 3.1.2 內(nèi)核接口描述26-28
• 3.1.3 內(nèi)核內(nèi)部特殊功能寄存器的描述28-29
• 3.2 微處理器 CISC 指令集的流水線架構(gòu)29-39
• 3.2.1 流水線技術(shù)簡(jiǎn)介30-32
• 3.2.2 CISC 指令集系統(tǒng)實(shí)現(xiàn)流水線的難點(diǎn)32-33
• 3.2.3 本設(shè)計(jì)中的流水線實(shí)現(xiàn)33-39
• 3.3 微處理器的運(yùn)算單元39-42
• 3.3.1 運(yùn)算單元設(shè)計(jì)分析39-41
• 3.3.2 除法器單元的設(shè)計(jì)41-42
• 3.4 中斷系統(tǒng)的設(shè)計(jì)42-46
• 3.4.1 中斷源以及服務(wù)程序43-44
• 3.4.2 中斷系統(tǒng)架構(gòu)設(shè)計(jì)44-46
• 3.5 本章小結(jié)46-47
• 第四章 兼容 MCS-51 的內(nèi)核的驗(yàn)證與綜合47-69
• 4.1 微處理器的驗(yàn)證47-50
• 4.1.1 驗(yàn)證技術(shù)概述47-49
• 4.1.2 微處理器的功能驗(yàn)證技術(shù)49-50
• 4.2 內(nèi)核的驗(yàn)證與結(jié)果分析50-63
• 4.2.1 內(nèi)核的功能驗(yàn)證分析50-52
• 4.2.2 微處理器關(guān)鍵點(diǎn)的功能驗(yàn)證52-54
• 4.2.3 微處理器指令集的功能驗(yàn)證54-61
• 4.2.4 中斷系統(tǒng)的功能驗(yàn)證61-63
• 4.3 內(nèi)核的邏輯綜合63-67
• 4.4 內(nèi)核的形式驗(yàn)證67
• 4.5 本章小結(jié)67-69
• 第五章 結(jié)束語(yǔ)69-71
• 5.1 總結(jié)69-70
• 5.2 技術(shù)展望70-71
• 致謝71-73
• 參考文獻(xiàn)73-75
• 研究成果75-76

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前6條

1 張珩;沈海華;;龍芯2號(hào)微處理器的功能驗(yàn)證[J];計(jì)算機(jī)研究與發(fā)展;2006年06期

2 郭陽(yáng),李暾,李思昆;微處理器功能驗(yàn)證方法研究[J];計(jì)算機(jī)工程與應(yīng)用;2003年05期

3 陳天超;馮百明;;單精度浮點(diǎn)數(shù)累加和誤差研究[J];計(jì)算機(jī)應(yīng)用;2013年06期

4 趙娟;李振坤;劉怡俊;張�；�;劉玉轉(zhuǎn);;基于Verilog HDL設(shè)計(jì)實(shí)現(xiàn)的乘法器性能研究[J];微計(jì)算機(jī)信息;2008年08期

5 曹學(xué)飛;張盛兵;張駿;;32位CISC微處理器流水線的設(shè)計(jì)[J];微電子學(xué)與計(jì)算機(jī);2007年04期

6 楊光;趙慶哲;;用Design Compiler進(jìn)行邏輯綜合概述[J];微處理機(jī);2010年05期

本文編號(hào)：564982