基于RISC架構(gòu)的處理器是通用高性能處理器的一種。其架構(gòu)簡潔，運(yùn)行效率高，在高性能計算，嵌入式處理，多媒體應(yīng)用等各個領(lǐng)域得到了廣泛應(yīng)用。基于硬件描述語言的CPU IP核具有可以根據(jù)應(yīng)用裁減，易于調(diào)試，便于集成的特點，使得處理器IP核的設(shè)計、研發(fā)和應(yīng)用得到快速發(fā)展。 本文討論了處理器指令系統(tǒng)架構(gòu)，研究了微處理器的數(shù)據(jù)通路，完成了處理器流水線功能的劃分，進(jìn)行了處理器微體系結(jié)構(gòu)設(shè)計，對設(shè)計的IP核進(jìn)行了系統(tǒng)功能仿真。并將IP核下載到FPGA，設(shè)計的指令編譯后放入相應(yīng)存儲器，對處理器的IP進(jìn)行了硬件驗證，驗證結(jié)果滿足處理器設(shè)計的功能要求。 論文設(shè)計實現(xiàn)的32位RISC處理器IP核，具有5級流水線架構(gòu)，具備常用的七十一條指令。設(shè)計過程中解決了數(shù)據(jù)相關(guān)、結(jié)構(gòu)相關(guān)及轉(zhuǎn)移相關(guān)等問題，并實現(xiàn)了可屏蔽的中斷系統(tǒng)。本設(shè)計體系簡潔，易于擴(kuò)展，非常適合以IP核的形式應(yīng)用于FPGA芯片，作為嵌入式設(shè)備的單片機(jī)或MCU來使用。本論文的流水線處理器所采用的設(shè)計方法和設(shè)計的處理器IP核，對今后進(jìn)行CUP設(shè)計研究有很好的參考價值。

【文章頁數(shù)】：89 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景
    1.2 RISC 體系結(jié)構(gòu)微處理器的研究現(xiàn)狀
    1.3 基于 RISC 體系結(jié)構(gòu)微處理器軟核的研究意義
    1.4 本文的主要工作
    1.5 論文結(jié)構(gòu)安排
第二章 主要技術(shù)介紹
    2.1 處理器指令系統(tǒng)架構(gòu)（ISA）
    2.2 微處理器數(shù)據(jù)通路
        2.2.1 馮.諾依曼架構(gòu)和哈佛架構(gòu)
        2.2.2 體系結(jié)構(gòu)并行設(shè)計技術(shù)—流水線
    2.3 項目設(shè)計方法簡介
        2.3.1 Top-Down 的設(shè)計方法
        2.3.2 基于 FPGA 的設(shè)計流程
        2.3.3 本項目的設(shè)計流程
    2.4 本章小結(jié)
第三章 處理器指令集設(shè)計及數(shù)據(jù)通路分析
    3.1 處理器指令集設(shè)計
        3.1.1 32 位 RISC 處理器指令類型
        3.1.2 32 位 RISC 處理器尋址方式
        3.1.3 32 位 RISC 處理器指令集及其編碼
    3.2 五級流水線功能劃分
        3.2.1 基本計算指令各階段具體操作
        3.2.2 分支及跳轉(zhuǎn)指令各階段具體操作
        3.2.3 數(shù)值存取指令各階段具體操作
        3.2.4 堆棧及斷點保存恢復(fù)指令各階段具體操作
        3.2.5 中斷操作指令每一階段具體操作
        3.2.6 其他操作指令每一階段具體操作
    3.3 處理器數(shù)據(jù)通路設(shè)計
    3.4 本章小結(jié)
第四章 處理器微體系結(jié)構(gòu)設(shè)計
    4.1 IF 級設(shè)計
        4.1.1 IF 級外部接口
        4.1.2 IF 級內(nèi)部邏輯結(jié)構(gòu)
        4.1.3 IF 級內(nèi)部有效地址的仲裁機(jī)制
    4.2 ID 級設(shè)計
        4.2.1 主控單元設(shè)計
        4.2.2 寄存器堆設(shè)計
        4.2.3 中斷系統(tǒng)設(shè)計
    4.3 EXE 級設(shè)計
        4.3.1 EXE 級外部接口
        4.3.2 EXE 級內(nèi)部邏輯結(jié)構(gòu)
    4.4 MEM 級設(shè)計
        4.4.1 MEM 級系統(tǒng)結(jié)構(gòu)
        4.4.2 MEM 級 RAM 功能模塊讀寫時序
    4.5 WB 級設(shè)計
    4.6 流水線輔助功能組件設(shè)計
    4.7 相關(guān)問題及解決方法
        4.7.1 第一類數(shù)據(jù)相關(guān)問題及解決辦法
        4.7.2 第二類數(shù)據(jù)相關(guān)問題及解決辦法
        4.7.3 轉(zhuǎn)移相關(guān)問題及解決辦法
    4.8 本章小結(jié)
第五章 處理器內(nèi)核主要功能部件仿真及 FPGA 驗證
    5.1 處理器內(nèi)核主要控制模塊功能仿真
        5.1.1 主控單元仿真
        5.1.2 ALU 控制器 alucontroller 的仿真
        5.1.3 數(shù)據(jù)前推單元 forwardunit 的仿真
        5.1.4 流水線暫停單元 hazarddetectunit 的仿真
    5.2 系統(tǒng)功能仿真
    5.3 FPGA 綜合驗證
    5.4 本章小節(jié)
第六章 結(jié)束語
致謝
參考文獻(xiàn)



本文編號：4040786