如何有效解決主存性能與微處理器性能之間不斷增大的差距帶來的“存儲墻問題”,是微處理器發(fā)展中不斷探索的問題。通過設(shè)置高速緩存（Cache）,采用層次化的存儲結(jié)構(gòu)是現(xiàn)代微處理器普遍采用的技術(shù)之一。虛實地址轉(zhuǎn)換一般處于Cache訪問的關(guān)鍵路徑上。現(xiàn)代微處理器都會采用內(nèi)存管理單元（Memory Management Unit）硬件實現(xiàn)頁式存儲管理,采用旁路轉(zhuǎn)換緩沖（Translation Lookaside Buffer）來提高虛實地址代換的速度;因此,內(nèi)存管理單元的優(yōu)化設(shè)計對微處理器整體性能的提高具有至關(guān)重要的作用。隨著應(yīng)用程序規(guī)模越來越大,微處理器需要的頁表空間也隨之增大。多級頁表的使用有效緩解了頁表空間問題,但同時也增加了未命中TLB時的處理開銷,該開銷會占用大量的處理器運行時間,降低處理器性能。分析影響性能因素,通過選擇合適的參數(shù),并根據(jù)不同微處理器的微結(jié)構(gòu)選擇合適的內(nèi)存管理單元緩沖（MMU Cache）,是能減少TLB未命中硬件處理開銷的有效辦法。因此,設(shè)計合理的內(nèi)存管理單元緩沖對微處理器也是必不可少的。本論文以申威處理器新一代服務(wù)器處理器為研究對象,設(shè)計合適的頁表結(jié)構(gòu)緩沖,結(jié)合該頁... 

【文章頁數(shù)】：77 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
    1.2 國內(nèi)外研究歷史及現(xiàn)狀
    1.3 本文主要工作
    1.4 本文結(jié)構(gòu)安排
第二章 內(nèi)存管理單元概述
    2.1 高速緩沖概述
        2.1.1 基本工作原理
        2.1.2 基本組織結(jié)構(gòu)
        2.1.3 淘汰算法和替換策略
        2.1.4 容量和行大小
    2.2 頁式存儲管理概述
        2.2.1 虛擬內(nèi)存
        2.2.2 頁式存儲管理
        2.2.3 多級頁表及頁表遍歷
        2.2.4 虛擬化頁表遍歷
    2.3 內(nèi)存管理單元概述
        2.3.1 介紹
        2.3.2 TLB
            2.3.2.1 TLB工作原理
            2.3.2.2 提高TLB命中率
            2.3.2.3 TLB缺頁處理
        2.3.3 內(nèi)存管理單元緩沖
            2.3.3.1 頁表緩沖
            2.3.3.2 轉(zhuǎn)換緩沖
    2.4 本章小結(jié)
第三章 申威處理器MMU Cache電路設(shè)計
    3.1 申威處理器內(nèi)存管理單元結(jié)構(gòu)介紹
        3.1.1 舊版本MMU介紹
        3.1.2 本文設(shè)計MMU介紹
    3.2 TLB單元設(shè)計
        3.2.1 一級TLB
        3.2.2 二級TLB
    3.3 頁表結(jié)構(gòu)緩沖單元設(shè)計
        3.3.1 MMU Cache參考因素
            3.3.1.1 索引方式
            3.3.1.2 分區(qū)方式
            3.3.1.3 替換算法
            3.3.1.4 容量大小
            3.3.1.5 覆蓋范圍
            3.3.1.6 復(fù)雜程度
        3.3.2 頁表結(jié)構(gòu)緩沖設(shè)計
    3.4 TLB處理隊列模塊
        3.4.1 主要作用
        3.4.2 控制狀態(tài)機實現(xiàn)
    3.5 硬件Page Walk優(yōu)化
        3.5.1 硬件Page Walk控制狀態(tài)機的設(shè)計
        3.5.2 狀態(tài)機實現(xiàn)硬件Page Walk的優(yōu)化
    3.6 MMU刷新
    3.7 本章小結(jié)
第四章 實驗測試與分析
    4.1 實驗測試
        4.1.1 實驗方案
        4.1.2 追蹤記錄
        4.1.3 Cache一致性
        4.1.4 實驗數(shù)據(jù)分析
    4.2 集成電路前端設(shè)計流程
        4.2.1 RTL級功能仿真
        4.2.2 內(nèi)存管理單元功能驗證
    4.3 硬件開銷評估
        4.3.1 評估方法
        4.3.2 評估結(jié)果
    4.4 本章小結(jié)
第五章 全文總結(jié)與展望
    5.1 全文總結(jié)
    5.2 后續(xù)工作展望
致謝
參考文獻


【參考文獻】：
期刊論文
[1]基于狀態(tài)機控制的硬件Page Walk方案與實現(xiàn)[J]. 路冬冬,王炳凱,杜鑫.  計算機與數(shù)字工程. 2019(11)
[2]一種TLB結(jié)構(gòu)優(yōu)化方法[J]. 何軍,張曉東,郭勇.  計算機工程. 2012(21)
[3]PLRU替換算法在嵌入式系統(tǒng)cache中的實現(xiàn)[J]. 李洪,毛志剛.  微處理機. 2010(01)
[4]計算機高速緩沖存儲器體系結(jié)構(gòu)分析[J]. 王玨.  航空計算技術(shù). 2006(03)

碩士論文
[1]基于ARM9的高速緩存和內(nèi)存管理單元的電路設(shè)計與實現(xiàn)[D]. 張巍.電子科技大學(xué) 2013
[2]龍騰C2處理器Cache單元的設(shè)計[D]. 江喜平.西北工業(yè)大學(xué) 2006



本文編號：3723604