微處理器結(jié)構(gòu)中,內(nèi)核關(guān)鍵路徑上的TLB（Translation Look-aside Buffer）是由Data陣列和Tag陣列構(gòu)成。Data陣列由SRAM（Static Random Access Memory）來實現(xiàn),而Tag陣列通常是由CAM（Content-Addressable Memory,按內(nèi)容尋址存儲器）實現(xiàn)。CAM通過并行快速的匹配來加速TLB由虛地址向?qū)嵉刂忿D(zhuǎn)換。因此,CAM的速度對微處理器性能有很大的影響。采用全定制方法設(shè)計的CAM具有速度快、面積小的優(yōu)點,在高速微處理器設(shè)計中具有重要實用價值和理論意義。本文在65nm CMOS工藝下,通過對CAM的電路設(shè)計和版圖設(shè)計等多個方面進行設(shè)計優(yōu)化,分析比較了不同的CAM單元的性能,在此基礎(chǔ)上提出兩種新的CAM單元結(jié)構(gòu),此外還提出了一種新的高速匹配線結(jié)構(gòu)。本文的主要工作和創(chuàng)新點有:1、設(shè)計了兩種具有較優(yōu)性能的CAM單元:8管CAM單元和12管CAM單元以及對應(yīng)擴展的雙存儲匹配單元。本文設(shè)計的CAM使用由8管單元擴展的雙存儲單元,具有邏輯簡單、實現(xiàn)面積小的特點,在面積、速度、穩(wěn)定性的綜合指數(shù)上具有很好的性能指標。2、提出了一... 

【文章頁數(shù)】：90 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題背景及意義
    1.2 國內(nèi)外CAM相關(guān)研究
    1.3 課題研究內(nèi)容與成果
    1.4 本文結(jié)構(gòu)
第二章 CAM工作原理
    2.1 CAM位單元研究
        2.1.1 9 管CAM單元
        2.1.2 10 管CAM單元
        2.1.3 11 管CAM單元
        2.1.4 CAM單元的性能比較
    2.2 CAM匹配線的相關(guān)研究
        2.2.1 傳統(tǒng)匹配線結(jié)構(gòu)
        2.2.2 分級或非匹配線結(jié)構(gòu)
        2.2.3 全局匹配線加速技術(shù)
        2.2.4 反相器控制分級匹配線結(jié)構(gòu)
        2.2.5 雙匹配線結(jié)構(gòu)
        2.2.6 匹配線結(jié)構(gòu)橫向?qū)Ρ饶M
    2.3 本章小結(jié)
第三章 新的CAM單元和匹配線設(shè)計
    3.1 新型CAM單元設(shè)計
        3.1.1 8 管或非單元
        3.1.2 12 管或非單元
    3.2 CAM單元的比較
        3.2.1 匹配速度
        3.2.2 信號的穩(wěn)定性
        3.2.3 噪聲容限
        3.2.4 關(guān)于速度、面積、穩(wěn)定性指標
    3.3 CAM匹配電路設(shè)計
        3.3.1 靜態(tài)互補與非電路結(jié)構(gòu)
        3.3.2 動態(tài)與非電路結(jié)構(gòu)
        3.3.3 特殊的動態(tài)與非電路結(jié)構(gòu)
        3.3.4 雙軌差分反饋多米諾結(jié)構(gòu)與門
        3.3.5 雙軌補償多米諾與邏輯
    3.4 雙軌補償與邏輯和一般與邏輯的比較
    3.5 本章小結(jié)
第四章 CAM邏輯設(shè)計
    4.1 CAM單元的實現(xiàn)
        4.1.1 雙存儲結(jié)構(gòu)CAM單元
        4.1.2 CAM單元的選擇
        4.1.3 存儲單元尺寸的設(shè)計
    4.2 CAM匹配線的設(shè)計
    4.3 譯碼器電路設(shè)計
        4.3.1 譯碼器的邏輯設(shè)計
        4.3.2 驅(qū)動電路的設(shè)計
    4.4 讀寫電路的設(shè)計
        4.4.1 預(yù)充電路
        4.4.2 寫電路
        4.4.3 讀電路
    4.5 比較數(shù)據(jù)的產(chǎn)生電路
    4.6 CAM命中邏輯
    4.7 控制電路和時鐘
        4.7.1 時鐘占空比的控制
        4.7.2 有益時鐘偏斜
        4.7.3 時鐘的整體規(guī)劃
    4.8 本章小結(jié)
第五章 CAM版圖設(shè)計與驗證
    5.1 版圖的設(shè)計方法與設(shè)計規(guī)劃
        5.1.1 版圖的設(shè)計方法
        5.1.2 版圖規(guī)劃
    5.2 CAM中單元模塊的版圖設(shè)計
        5.2.1 CAM單元版圖
        5.2.2 字線模塊版圖
        5.2.3 譯碼器版圖
        5.2.4 讀寫電路
        5.2.5 數(shù)據(jù)比較電路版圖
        5.2.6 預(yù)充控制電路版圖
        5.2.7 讀寫使能電路版圖
        5.2.8 時鐘樹的分布
    5.3 CAM整體版圖
    5.4 CAM版圖模擬結(jié)果
        5.4.1 譯碼器的模擬結(jié)果
        5.4.2 寫操作的模擬結(jié)果
        5.4.3 讀操作的模擬結(jié)果
        5.4.4 數(shù)據(jù)比較位產(chǎn)生模擬結(jié)果
        5.4.5 匹配線邏輯模擬結(jié)果
        5.4.6 CAM命中邏輯模擬結(jié)果
        5.4.7 CAM的關(guān)鍵路徑分析
    5.5 本章小結(jié)
第六章 結(jié)束語與工作展望
    6.1 課題工作總結(jié)
    6.2 工作展望
致謝
參考文獻
作者在學期間取得的學術(shù)成果


【參考文獻】：
期刊論文
[1]高扇入與/或邏輯的設(shè)計與實現(xiàn)[J]. 梅林,張靜波,馬安國.  重慶大學學報. 2008(08)
[2]深亞微米SRAM存儲單元靜態(tài)噪聲容限研究[J]. 施亮,高寧,于宗光.  電子與封裝. 2007(05)
[3]一種高速低功耗內(nèi)容尋址存儲器的設(shè)計[J]. 顧滄海,韓益鋒,巫建明,閔昊.  復(fù)旦學報(自然科學版). 2005(06)

碩士論文
[1]低功耗存儲器設(shè)計研究及在ROM中的實現(xiàn)[D]. 樂大珩.國防科學技術(shù)大學 2005
[2]低功耗TLB設(shè)計關(guān)鍵技術(shù)研究[D]. 侯進永.國防科學技術(shù)大學 2005
[3]X微處理器時序建模技術(shù)研究與實現(xiàn)[D]. 陳天健.國防科學技術(shù)大學 2005



本文編號：3657691