YHFT-DX是一款32位超長指令字結(jié)構(gòu)的高性能定點DSP,CPU內(nèi)核設(shè)置了兩個獨立的乘法部件,兩個乘法部件功能和結(jié)構(gòu)完全相同,并且都是流水實現(xiàn),使得YHFT-DX具有很高的乘法性能,但其涉及的指令數(shù)量和種類較多,使得乘法部件內(nèi)部結(jié)構(gòu)比較復(fù)雜,這為600MHz的設(shè)計目標(biāo)提出了挑戰(zhàn)。本文根據(jù)YHFT-DX處理器的設(shè)計要求,在全定制與半定制混合設(shè)計方法的基礎(chǔ)上,從系統(tǒng)級、模塊級和電路級等方面對設(shè)計中影響時序、面積等關(guān)鍵因素進(jìn)行了深入研究,最后完成了乘法部件的設(shè)計,達(dá)到600MHz的設(shè)計目標(biāo)。本文的主要內(nèi)容體現(xiàn)在以下幾個方面:1.在深入分析乘法部件的功能及流水線結(jié)構(gòu)的基礎(chǔ)上,通過站間邏輯歸并、同一化處理、邏輯前移等技術(shù)對同類流水線結(jié)構(gòu)進(jìn)行優(yōu)化,不同類流水線結(jié)構(gòu)之間共用站間寄存器,實現(xiàn)分時復(fù)用,節(jié)約硬件資源。2.全定制實現(xiàn)關(guān)鍵模塊的設(shè)計。在設(shè)計過程中,采用分級分站、減少操作位數(shù)、邏輯分割、重組或轉(zhuǎn)換技術(shù)對關(guān)鍵模塊的結(jié)構(gòu)進(jìn)行優(yōu)化;電路設(shè)計中除了采用常用的電路結(jié)構(gòu)外,另設(shè)計大驅(qū)動能力的寄存器,以減少邏輯級數(shù);版圖設(shè)計時充分采用位片設(shè)計方法,源/漏共享,通道復(fù)用等多種設(shè)計技術(shù)減少長線互連和寄生參數(shù)。... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：76 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景
        1.1.1 YHFT-DX項目背景
        1.1.2 乘法器研究現(xiàn)狀
        1.1.3 有限域乘法研究現(xiàn)狀
    1.2 課題的研究內(nèi)容及意義
    1.3 論文的組織結(jié)構(gòu)
第二章 乘法部件的結(jié)構(gòu)及設(shè)計實現(xiàn)
    2.1 乘法部件功能
    2.2 乘法部件結(jié)構(gòu)
        2.2.1 乘法部件的整體結(jié)構(gòu)
        2.2.2 基本乘法類指令流水線設(shè)計
        2.2.3 邏輯類指令流水線設(shè)計
        2.2.4 有限域乘法指令流水線設(shè)計
    2.3 乘法部件的結(jié)構(gòu)優(yōu)化
    2.4 乘法部件的設(shè)計實現(xiàn)
        2.4.1 模塊劃分
        2.4.2 全定制模塊的結(jié)構(gòu)優(yōu)化
        2.4.3 全定制與半定制混合設(shè)計流程
    本章小結(jié)
第三章 全定制模塊的電路與版圖設(shè)計
    3.1 全定制模塊的電路設(shè)計
        3.1.1 SIMD乘法器
        3.1.2 邏輯運算單元
        3.1.3 有限域乘法運算單元
    3.2 層次化版圖設(shè)計
        3.2.1 全局版圖布局
        3.2.2 層次化版圖設(shè)計
    本章小結(jié)
第四章 乘法部件邏輯綜合與物理設(shè)計
    4.1 邏輯綜合
        4.1.1 綜合及優(yōu)化
        4.1.2 多級門控時鐘設(shè)計
    4.2 物理設(shè)計
        4.2.1 乘法部件布局規(guī)劃
        4.2.2 電源/地規(guī)劃
        4.2.3 時鐘設(shè)計
    本章小結(jié)
第五章 乘法部件的層次化驗證
    5.1 層次化驗證流程
    5.2 RTL級驗證
        5.2.1 模塊級驗證
        5.2.2 系統(tǒng)級驗證
    5.3 全定制電路功能驗證
        5.3.1 邏輯等價檢查
        5.3.2 基于斷言的驗證
    5.4 版圖后的時序功能驗證
        5.4.1 靜態(tài)時序分析
        5.4.2 模擬驗證
    本章小結(jié)
結(jié)束語
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
博士論文
[1]高性能DSP關(guān)鍵電路及EDA技術(shù)研究[D]. 李振濤.國防科學(xué)技術(shù)大學(xué) 2007
[2]嵌入式異構(gòu)多核處理器設(shè)計與實現(xiàn)關(guān)鍵技術(shù)研究[D]. 岳虹.國防科學(xué)技術(shù)大學(xué) 2006

碩士論文
[1]DSP高性能乘法部件的設(shè)計與實現(xiàn)[D]. 楊強(qiáng).國防科學(xué)技術(shù)大學(xué) 2008
[2]“銀河飛騰”DSP乘法部件及算術(shù)邏輯運算部件的設(shè)計[D]. 羅飛.國防科學(xué)技術(shù)大學(xué) 2006



本文編號：3325081