在計(jì)算機(jī)系統(tǒng)中,CPU是運(yùn)算和控制核心。理解CPU的運(yùn)行原理和基本結(jié)構(gòu)是計(jì)算機(jī)專(zhuān)業(yè)核心課程“計(jì)算機(jī)組成原理”的重要教學(xué)內(nèi)容,在教學(xué)環(huán)節(jié)中的CPU設(shè)計(jì)實(shí)驗(yàn)中,開(kāi)放式的CPU實(shí)驗(yàn)平臺(tái)有利于幫助學(xué)生比較直觀地觀察CPU的運(yùn)行,并及時(shí)修改設(shè)計(jì)中存在的問(wèn)題。本文基于MIPS架構(gòu)設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)開(kāi)放式CPU模型,對(duì)模型機(jī)的相關(guān)部件改造實(shí)現(xiàn)了CPU數(shù)據(jù)的開(kāi)放,同時(shí)通過(guò)調(diào)試控制模塊和調(diào)試軟件實(shí)現(xiàn)對(duì)CPU運(yùn)行方式的控制和調(diào)試。論文首先通過(guò)研究CPU的相關(guān)理論,包括CPU的功能結(jié)構(gòu),指令系統(tǒng)以及流行的MIPS架構(gòu),設(shè)計(jì)了開(kāi)放式CPU模型的整體結(jié)構(gòu)和CPU中數(shù)據(jù)的開(kāi)放方式。然后,詳細(xì)說(shuō)明了使用Verilog HDL在Quartus II軟件上基于MIPS架構(gòu)設(shè)計(jì)了單周期,多周期和流水線(xiàn)三種工作方式的CPU。接著,文中詳細(xì)說(shuō)明了調(diào)試控制模塊和上位機(jī)調(diào)試軟件的設(shè)計(jì)和實(shí)現(xiàn)過(guò)程。調(diào)試控制模塊控制模型機(jī)的工作狀態(tài)并對(duì)CPU進(jìn)行調(diào)試控制;調(diào)試軟件用于接收CPU運(yùn)行過(guò)程中的數(shù)據(jù)并將其顯示在PC端。調(diào)試軟件使用Java語(yǔ)言在Eclipse下編寫(xiě)代碼并編譯完成。最后,在DE2-70開(kāi)發(fā)板通過(guò)樣例程序?qū)υO(shè)計(jì)的開(kāi)放式CPU模型機(jī)... 

【文章來(lái)源】：西安石油大學(xué)陜西省

【文章頁(yè)數(shù)】：77 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 課題背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 論文的主要工作
    1.4 論文的組織結(jié)構(gòu)
第二章 CPU系統(tǒng)概述
    2.1 CPU的功能和結(jié)構(gòu)
        2.1.1 CPU的功能
        2.1.2 CPU的結(jié)構(gòu)
    2.2 指令系統(tǒng)
        2.2.1 指令系統(tǒng)概述
        2.2.2 RISC指令系統(tǒng)
    2.3 MIPSCPU
        2.3.1 MIPSCPU結(jié)構(gòu)
        2.3.2 指令格式
        2.3.3 尋址方式
第三章 開(kāi)放式CPU模型設(shè)計(jì)
    3.1 開(kāi)放式CPU模型架構(gòu)
        3.1.1 開(kāi)放設(shè)計(jì)思路
        3.1.2 總體結(jié)構(gòu)
    3.2 模型機(jī)設(shè)計(jì)
        3.2.1 指令集選取
        3.2.2 數(shù)據(jù)通路設(shè)計(jì)
        3.2.3 主要功能部件設(shè)計(jì)
    3.3 調(diào)試控制模塊設(shè)計(jì)
    3.4 調(diào)試軟件設(shè)計(jì)
    3.5 軟硬件開(kāi)發(fā)環(huán)境
        3.5.1 硬件開(kāi)發(fā)環(huán)境
        3.5.2 軟件開(kāi)發(fā)環(huán)境
第四章 三種工作方式CPU的設(shè)計(jì)和實(shí)現(xiàn)
    4.1 單周期CPU
        4.1.1 數(shù)據(jù)通路設(shè)計(jì)
        4.1.2 控制器設(shè)計(jì)
    4.2 多周期CPU
        4.2.1 周期劃分
        4.2.2 數(shù)據(jù)通路設(shè)計(jì)
        4.2.3 控制器設(shè)計(jì)
    4.3 流水線(xiàn)CPU
        4.3.1 五級(jí)流水
        4.3.2 分段控制器
        4.3.3 數(shù)據(jù)通路
        4.3.4 流水線(xiàn)中的相關(guān)問(wèn)題
第五章 調(diào)試系統(tǒng)的實(shí)現(xiàn)
    5.1 調(diào)試控制模塊
        5.1.1 串口通信子模塊
        5.1.2 調(diào)試控制
        5.1.3 數(shù)據(jù)獲取
    5.2 調(diào)試軟件
        5.2.1 串口通信
        5.2.2 數(shù)據(jù)處理
        5.2.3 圖形界面
第六章 開(kāi)放式CPU模型驗(yàn)證
    6.1 實(shí)驗(yàn)人員自定義指令設(shè)計(jì)
    6.2 驗(yàn)證樣例程序
    6.3 模型機(jī)仿真驗(yàn)證
        6.3.1 單周期CPU仿真驗(yàn)證
        6.3.2 多周期CPU仿真驗(yàn)證
        6.3.3 流水線(xiàn)CPU仿真驗(yàn)證
    6.4 整體測(cè)試
        6.4.1 單周期CPU測(cè)試
        6.4.2 多周期CPU測(cè)試
        6.4.3 流水線(xiàn)CPU測(cè)試
第七章 總結(jié)和展望
致謝
參考文獻(xiàn)
攻讀學(xué)位期間參加科研情況及獲得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]基于FPGA的開(kāi)放式教學(xué)CPU的設(shè)計(jì)與測(cè)試系統(tǒng)[J]. 李山山,湯志忠,周繼群.  計(jì)算機(jī)工程與應(yīng)用. 2005(14)
[2]VHDL語(yǔ)言在EDA開(kāi)發(fā)軟件MAX+PlusII之應(yīng)用[J]. 王京生,孫林.  山東科技大學(xué)學(xué)報(bào)(自然科學(xué)版). 2004(01)

碩士論文
[1]16位RISC處理器的設(shè)計(jì)和FPGA實(shí)現(xiàn)[D]. 何驚昱.蘭州大學(xué) 2015
[2]基于ARMv7浮點(diǎn)指令集的FPU設(shè)計(jì)與實(shí)現(xiàn)[D]. 王忠弈.國(guó)防科學(xué)技術(shù)大學(xué) 2014
[3]基于FPGA開(kāi)放CPU的設(shè)計(jì)與實(shí)現(xiàn)[D]. 宋嘉琳.大連理工大學(xué) 2014
[4]基于FPGA的32位五級(jí)流水線(xiàn)CPU的研究與設(shè)計(jì)[D]. 秘海曉.河北工業(yè)大學(xué) 2012
[5]開(kāi)放式教學(xué)CPU的研究與設(shè)計(jì)[D]. 陳連鎖.內(nèi)蒙古大學(xué) 2009
[6]基于MIPS指令集的RISC微處理器數(shù)據(jù)通路的設(shè)計(jì)與實(shí)現(xiàn)[D]. 劉寧.華中科技大學(xué) 2008
[7]基于FPGA流水線(xiàn)CPU的設(shè)計(jì)與實(shí)現(xiàn)[D]. 賴(lài)兆磬.桂林電子科技大學(xué) 2008
[8]通用CPU實(shí)驗(yàn)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D]. 張楷.清華大學(xué) 2004



本文編號(hào)：3307629