如今單純通過提高主頻來提升單核CPU芯片性能的難度急劇增加,這種狀況催生了多核架構。雖然多核很大程度上解決了單核所面臨的困擾,但隨著核的數目增多,其依賴于總線方式的通信架構也帶來了新的瓶頸。NoC（片上網絡）技術正是在這個背景下提出的,它借鑒計算機互聯(lián)網的特點,為多核CPU系統(tǒng)提供了可以取代總線的全新通信架構,從根本上解決其延時、能耗與擴展性問題。本文首先通過對NoC各項關鍵技術的研究與比較,為NoC多核架構選擇了合適的拓撲結構,并對系統(tǒng)的交換網絡和資源節(jié)點各模塊結構以及通信協(xié)議模型進行了設計;其次,在經典XY路由算法的基礎上改進出一種具備擁塞應對機制和容錯能力的路由算法并驗證了改進效果;最終在Altera FPGA硬件平臺上搭建了一個基于2D-Mesh拓撲結構的4×4 NoC同構多核處理器系統(tǒng)（16個資源節(jié)點均為結構相同的NiosⅡ單核SOPC）并完成了系統(tǒng)的性能測試實驗。實驗結果表明:該16核NoC系統(tǒng)滿足實現節(jié)點間數據傳輸與處理的要求,包含3個52bits微片的數據包在片上的傳輸速率可達214.4kPackets/s。 

【文章來源】：長春理工大學吉林省

【文章頁數】：60 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
        1.1.1 單核到多核的發(fā)展
        1.1.2 多核處理器遇到的技術瓶頸
        1.1.3 NoC（片上網絡）技術
    1.2 國內外相關領域研究現狀
        1.2.1 多核處理器的國際研究現狀
        1.2.2 NoC的國內外研究現狀
    1.3 論文內容安排
第二章 片上網絡相關理論
    2.1 片上網絡基本概念
    2.2 片上網絡主要關鍵技術
        2.2.1 片上網絡的拓撲結構
        2.2.2 路由算法
        2.2.3 片上網絡的包交換技術
    2.3 流控制技術
    2.4 本章小結
第三章 NoC多核系統(tǒng)體系架構設計
    3.1 NoC多核處理器系統(tǒng)平臺架構概述
    3.2 NoC拓撲結構交換節(jié)點設計
        3.2.1 交換節(jié)點結構設計
        3.2.2 交換節(jié)點的邏輯分流設計
    3.3 NoC拓撲結構資源節(jié)點設計
        3.3.1 資源網絡接口
        3.3.2 IP核處理器
        3.3.3 片上通訊總線
        3.3.4 IP核處理器的存儲器及外設
    3.4 片上網絡的通信協(xié)議
    3.5 本章總結
第四章 NoC多核架構的路由算法設計
    4.1 算法設計原理與思路
        4.1.1 算法設計中的相關定義
        4.1.2 算法設計思路
    4.2 可感知與控制擁塞的偏轉容錯路由算法實現描述
    4.3 算法仿真及結果分析
        4.3.1 設置仿真環(huán)境
        4.3.2 試驗方法
        4.3.3 仿真結果分析與性能比較
    4.4 本章總結
第五章 基于NoC的多核處理器系統(tǒng)硬件實現
    5.1 開發(fā)環(huán)境
        5.1.1 硬件平臺
        5.1.2 軟件平臺
    5.2 NoC交換網絡搭建
        5.2.1 節(jié)點FIFO緩存模塊設計
        5.2.2 路由單元設計
        5.2.3 仲裁單元設計
        5.2.4 交換開關設計
        5.2.5 NoC交換網絡的連接
    5.3 資源節(jié)點的設計與實現
        5.3.1 資源網絡接口實現
        5.3.2 NiosⅡ軟核處理器介紹
        5.3.3 Avalon總線介紹
        5.3.4 NiosⅡ單核SOPC生成
    5.4 資源節(jié)點與NoC交換網絡的掛接
        5.4.1 資源網絡接口的信號分配
        5.4.2 Avalon總線時序設定
    5.5 系統(tǒng)測試及結果分析
        5.5.1 試驗設置
        5.5.2 試驗結果分析
    5.6 本章總結
第六章 總結與展望
    6.1 論文總結
    6.2 工作展望
參考文獻
致謝


【參考文獻】：
期刊論文
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本文編號：3265811