發(fā)布時(shí)間：2021-06-14 03:20

　　近二十年來(lái)集成電路制造工藝的飛速發(fā)展導(dǎo)致連線延遲、功耗、存儲(chǔ)器訪問(wèn)、設(shè)計(jì)復(fù)雜度、成本等成為限制處理器性能的主要因素。由于流水線深度已經(jīng)接近極限,集總式結(jié)構(gòu)的超標(biāo)量處理器性能提升遇到瓶頸。分布式體系結(jié)構(gòu)成為處理器發(fā)展的主要趨勢(shì)。顯式通信指令集（Explicit Data Graph Execution, EDGE）中,指令之間的交互通過(guò)顯式的編碼來(lái)進(jìn)行,不再通過(guò)集總式的寄存器堆來(lái)進(jìn)行,通過(guò)這種方式編譯器將指令間相關(guān)性傳遞給硬件。這使得EDGE指令集在發(fā)掘指令集并行度、提高性能/功耗比、降低設(shè)計(jì)復(fù)雜度、提高微結(jié)構(gòu)可擴(kuò)展性等方面優(yōu)于RISC指令集,并且適合用分布式結(jié)構(gòu)實(shí)現(xiàn)。本文在M5模擬器上實(shí)現(xiàn)了目標(biāo)模擬器,即基于顯式通信指令集的分片式處理器周期精確模型。該模擬器可以運(yùn)行TRIPS工具鏈生成的二進(jìn)制代碼。首先,總結(jié)各種該體系結(jié)構(gòu)處理器,將執(zhí)行過(guò)程分為4個(gè)階段。然后,在M5模擬器O3-CPU架構(gòu)上,對(duì)各個(gè)階段功能進(jìn)行描述,對(duì)主要的硬件資源進(jìn)行建模,完成模擬器。通過(guò)SPEC2000測(cè)試程序,驗(yàn)證模擬器功能,并評(píng)估其性能。模擬器功能正確,速度介于TRIPS功能模型和周期精確模型之間。最后,用模擬器... 

【文章來(lái)源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：53 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

單個(gè)周期內(nèi)能訪問(wèn)的芯片面積比例[8]

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文芯片功耗的重要組成部分。而經(jīng)濟(jì)因素、運(yùn)用場(chǎng)合、散熱技術(shù)等多方面的限制，為每個(gè)芯片定下了最大功工業(yè)協(xié)會(huì)對(duì) 3 種不同用途處理器功耗的預(yù)計(jì)�？梢圆⒉幌窨捎玫木w管一樣遵從摩爾定律。如何在功耗為微處理器設(shè)計(jì)者必須考慮的問(wèn)題。

圖 1-3 SIA 對(duì)處理器功耗的預(yù)計(jì)[9 ]Fig.1-3 Estimate of process or power by SIA[9 ]訪問(wèn)：雖然隨著工藝水平的提高，芯片中可以集成的存然而由于門(mén)延遲和連線延遲的相對(duì)速度差持續(xù)擴(kuò)大，使的存儲(chǔ)器單元數(shù)隨著工藝提高基本保持不變甚至變小。過(guò)使用大的片上存儲(chǔ)器來(lái)提高性能的處理器，會(huì)因?yàn)榇婕佣荒芴岣咝阅�。同時(shí)，由于片內(nèi)和片外時(shí)鐘頻率差存儲(chǔ)器總線類(lèi)型帶寬、片外存儲(chǔ)器的芯片類(lèi)等因素的制差距進(jìn)一步加大。雜度：隨著工藝尺寸的下降，更多的設(shè)計(jì)流程和工藝參程之中，同時(shí)更多的功能不得不根據(jù)設(shè)計(jì)需求集成到芯設(shè)計(jì)復(fù)雜度不斷提升。然而人們的設(shè)計(jì)能力卻受到工具線等多方面因素的影響，導(dǎo)致設(shè)計(jì)能力和芯片復(fù)雜度的 1-4 顯示了芯片復(fù)雜平均每年增長(zhǎng)約 58％，而人們的增長(zhǎng)了 21%。


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