本文首先從數(shù)字信號(hào)處理入手,分析了射電天文信號(hào)的一般特點(diǎn),進(jìn)而提出了使用先進(jìn)的FPGA（Field Programmable Gate Array,現(xiàn)場(chǎng)可編程邏輯門列陣）芯片作為核心處理器處理射電信號(hào)的核心單元。在第二章詳細(xì)的介紹了FPGA及其嵌入式處理器NiosⅡ、知識(shí)產(chǎn)權(quán)核（IP core）這些當(dāng)今最流行最先進(jìn)的FPGA內(nèi)部集成的處理技術(shù)。第三章在前兩章的基礎(chǔ)上,介紹了我們現(xiàn)在使用的用于算法驗(yàn)證的FPGA-DSP（Digital Signal Processing,數(shù)字信號(hào)處理）開發(fā)板,包括該開發(fā)板上的核心FPGA芯片Cyclone2C70F672C6,高速多比特ADC（Analog to DigitalConvertor,模數(shù)轉(zhuǎn)換器）ADI5500,以及奈奎斯特采樣定律。第四章詳細(xì)介紹了集成于該開發(fā)板內(nèi)部的多種數(shù)字信號(hào)處理算法,包括FFT,FIR,Autocorrelation,Square low detector等等,以及基于NiosⅡ處理器的核心主控單元DSP-CPU的處理構(gòu)成處理算法,并且給出了相關(guān)處理的處理結(jié)果:該設(shè)計(jì)處理帶寬0-48MHz,通過1024點(diǎn)FFT運(yùn)算,最... 

【文章來源】： 董亮 中國(guó)科學(xué)院研究生院（云南天文臺(tái)）

【文章頁(yè)數(shù)】：85 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

基于乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)

圖2.2宏單元結(jié)構(gòu)是乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一成組合邏輯。圖右側(cè)是一個(gè)可編程O觸發(fā)器，它的時(shí)鐘，清零輸入都可以選擇，可以使用專用的全局清零和全局時(shí)鐘，也可以使用內(nèi)部邏輯(乘積項(xiàng))產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號(hào)直PIA或輸出到l/O腳。復(fù)雜的pLO推動(dòng)了設(shè)計(jì)方法韻發(fā)展產(chǎn)感影洲剪湯左分髻一聆澎才，“其于模塊的設(shè)計(jì)

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本文編號(hào)：3214526