為提升數(shù)字信號(hào)處理電路的性能,對(duì)16位傳統(tǒng)條件進(jìn)位加法器（conditional carry select adder,CCS）的邏輯層布爾函數(shù)提出一種改進(jìn)方案。使用Verilog語言和Synopsys對(duì)16位改進(jìn)型和傳統(tǒng)型條件進(jìn)位加法器進(jìn)行仿真分析。結(jié)果表明:該方案能在加法器功耗下降的同時(shí)實(shí)現(xiàn)關(guān)鍵路徑延遲的明顯降低,性能明顯優(yōu)于傳統(tǒng)加法器。 

【文章來源】：兵工自動(dòng)化. 2020,39(11)

【文章頁數(shù)】：4 頁

【部分圖文】：

16位傳統(tǒng)條件進(jìn)位加法器結(jié)構(gòu)

當(dāng)Cin=0時(shí)，有其中：Xi和Yi分別是加法器2個(gè)輸入的第i位；Ci是第i位求和后產(chǎn)生的進(jìn)位信號(hào)；Si是第i位的和輸出；Gi和Ri稱作進(jìn)位產(chǎn)生因子和進(jìn)位傳播因子，

綜上所述：改進(jìn)型的加法器雖然結(jié)構(gòu)更為復(fù)雜(可能導(dǎo)致功耗增加)，但是其延遲性能和應(yīng)用的靈活性從理論上都顯著高于傳統(tǒng)型的加法器。圖4 16位改進(jìn)型條件進(jìn)位加法器結(jié)構(gòu)

【參考文獻(xiàn)】：
期刊論文
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碩士論文
[1]基于電路級(jí)的低功耗關(guān)鍵技術(shù)研究[D]. 楊玲.上海交通大學(xué) 2010



本文編號(hào)：3208124