在SOC（System20on20Chip）設(shè)計中，由于必須比普通設(shè)計使用容量更小的cache高速緩存和更為簡化的存儲體系層次，DRAM的訪問速度將成為整個SOC系統(tǒng)中不可避免的瓶頸。此外，在諸如流媒體處理器之類的SOC設(shè)計中，所處理數(shù)據(jù)的特性可能導(dǎo)致cache命中率極其低下，這也將使得DRAM訪問速度對系統(tǒng)性能的影響更甚。而在DRAM物理參數(shù)已固定的情況下，存儲接口的設(shè)計對DRAM的性能將起到?jīng)Q定性的作用，從而也就影響了系統(tǒng)的性能。本文首先回顧了近年來SOC設(shè)計中通常采用的體系結(jié)構(gòu)以及片上總線的發(fā)展趨勢，同時介紹了半導(dǎo)體存儲器的技術(shù)方向和主流產(chǎn)品，以此來闡明主存儲器訪問速度在SOC設(shè)計中的重要地位。然后根據(jù)片上總線的具體協(xié)議來分析總線傳輸特性對DRAM訪問速度可能帶來的影響，并結(jié)合DRAM存儲器的訪存特性來總結(jié)存儲控制器所能利用的優(yōu)化技術(shù)。在以上研究和分析的基礎(chǔ)上，完成存儲控制器的設(shè)計與驗(yàn)證。由于AMBA總線在當(dāng)今SOC設(shè)計中的應(yīng)用最為廣泛，同時DDR20SDRAM目前已成為市場主流，所以擬完成的存儲控制器是基于AMBA總線并針對DDR類型的DRAM的。 

【文章來源】：同濟(jì)大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：96 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
目錄
第1章 緒論
    1.1 研究背景和課題意義
    1.2 論文的主要工作
    1.3 主要創(chuàng)新點(diǎn)
    1.4 論文的組織結(jié)構(gòu)
第2章 OCB和DRAM基礎(chǔ)知識
    2.1 SOC片上總線簡介
    2.2 DRAM存儲系統(tǒng)簡介
        2.2.1 DRAM存儲單元
        2.2.2 DRAM存儲器結(jié)構(gòu)
        2.2.3 主要的DRAM技術(shù)介紹
        2.2.4 DDR SDRAM主要命令介紹
第3章 DDR控制器性能優(yōu)化策略分析
    3.1 系統(tǒng)總線的優(yōu)化策略
        3.1.1 DDR控制器中寫緩沖區(qū)的設(shè)置
        3.1.2 DDR控制器中讀緩沖區(qū)的設(shè)置
        3.1.3 帶讀寫緩沖區(qū)的DDR控制器中的數(shù)據(jù)相關(guān)問題
        3.1.4 AHB總線split傳輸模式分析
    3.2 存儲總線的優(yōu)化策略
        3.2.1 DDR存儲器讀寫機(jī)制的分析
        3.2.2 DDR讀寫中open page和close page策略的比較
        3.2.3 DRAM存儲系統(tǒng)調(diào)度算法簡介
    3.3 根據(jù)AXI總線特性對前述策略進(jìn)行改進(jìn)
第4章 存儲控制器的詳細(xì)設(shè)計
    4.1 DDR控制器的結(jié)構(gòu)設(shè)計與模塊劃分
    4.2 DDR控制器的頂層接口定義
    4.3 各模塊的具體實(shí)現(xiàn)
        4.3.1 本課題設(shè)計方法簡介
        4.3.2 axi_interface模塊的具體設(shè)計
        4.3.3 register_file模塊的具體設(shè)計
            4.3.3.1 模式與擴(kuò)展模式寄存器
            4.3.3.2 自刷新周期寄存器
            4.3.3.3 時序參數(shù)寄存器
            4.3.3.4 命令寄存器
            4.3.3.5 錯誤寄存器
            4.3.3.6 狀態(tài)寄存器
        4.3.4 Address trace模塊的具體設(shè)計
        4.3.5 refresh control模塊的具體設(shè)計
        4.3.6 DDR Datapath模塊的具體設(shè)計
            4.3.6.1 DDR控制器數(shù)據(jù)通道設(shè)計中的多時鐘問題
            4.3.6.2 DDR控制器數(shù)據(jù)通道設(shè)計中的Dqs_out信號
        4.3.7 讀寫緩沖區(qū)模塊的具體設(shè)計
            4.3.7.1 讀寫緩沖區(qū)內(nèi)部主要模塊功能
            4.3.7.2 緩沖區(qū)分配算法
            4.3.7.3 緩沖區(qū)RAW數(shù)據(jù)相關(guān)問題
            4.3.7.4 緩沖區(qū)算法對AXI總線接口性能提高的支持
        4.3.8 DDR Command launch模塊的具體設(shè)計
        4.3.9 DDR Timing control模塊的具體設(shè)計
第5章 設(shè)計功能驗(yàn)證
    5.1 功能驗(yàn)證策略
    5.2 功能驗(yàn)證的結(jié)果
    5.3 背靠背RAW相關(guān)問題
第6章 結(jié)論與展望
    6.1 總結(jié)
    6.2 未來工作的展望
致謝
參考文獻(xiàn)
個人簡歷 在讀期間發(fā)表的學(xué)術(shù)論文與研究成果


【參考文獻(xiàn)】：
期刊論文
[1]多時鐘域的異步信號的參考解決[J]. 袁偉,趙勇.  現(xiàn)代電子技術(shù). 2006(16)
[2]ASIC中的異步時序設(shè)計[J]. 杜旭,王夏泉.  微電子學(xué). 2004(05)

碩士論文
[1]存儲器訪問調(diào)度的應(yīng)用實(shí)現(xiàn)研究[D]. 吳洪濤.浙江大學(xué) 2006
[2]龍芯2號片外存儲系統(tǒng)性能分析[D]. 解詠梅.中國科學(xué)院研究生院（計算技術(shù)研究所） 2004



本文編號：3178222