USB數(shù)字I/O模塊實現(xiàn)了高速數(shù)據(jù)發(fā)送和采集,以及深度存儲控制和觸發(fā)功能。它不僅能夠向被測設(shè)備快速發(fā)送不同模式的激勵信號,還可用不同的方式快速采集被測設(shè)備返回的數(shù)據(jù)。本設(shè)計研制的USB數(shù)字I/O模塊,實現(xiàn)了64通道獨立雙向輸入輸出,并帶有存儲功能,每個通道的最大存儲深度為512kbits,數(shù)據(jù)傳輸速率最快可達50MHz。數(shù)據(jù)發(fā)送模式多樣,可為單次、循環(huán)、離散電平發(fā)送數(shù)據(jù)。在觸發(fā)方面實現(xiàn)了上升沿觸發(fā)、下降沿觸發(fā)、隨機觸發(fā)。文章重點從硬件電路的搭建、數(shù)字邏輯電路的設(shè)計兩個方面,對USB數(shù)字I/O模塊的硬件設(shè)計做了詳細的介紹。完成的主要工作有以下幾個方面：1.硬件電路設(shè)計。重點論述了USB接口電路、控制器電路、數(shù)據(jù)存儲電路、雙向電平轉(zhuǎn)換電路的設(shè)計。并對印制板繪制過程中遇到的問題進行了分析總結(jié)。在USB總線接口電路中,采用技術(shù)成熟的USB接口專用芯片,增強了數(shù)據(jù)傳輸?shù)姆�(wěn)定性、可靠性,降低了成本。2.數(shù)字邏輯電路設(shè)計。USB數(shù)字I/O模塊的關(guān)鍵在于對外部多片存儲器的快速讀、寫操作。在可編程邏輯器件內(nèi)部,利用硬件描述語言構(gòu)建嚴謹?shù)臄?shù)字邏輯電路,實現(xiàn)了對多片外部靜態(tài)存儲器各種模式的讀、寫操作。重點對... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：75 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題來源及研究意義
    1.2 課題任務
    1.3 本文結(jié)構(gòu)安排
第二章 數(shù)字I/O模塊總體方案設(shè)計
    2.1 USB數(shù)字I/O模塊的指標要求
    2.2 數(shù)字I/O模塊工作模式簡介
    2.3 數(shù)字I/O模塊硬件組成框圖
    2.4 課題設(shè)計方法
第三章 USB數(shù)字I/O模塊硬件電路設(shè)計
    3.1 USB總線接口設(shè)計
        3.1.1 USB總線介紹
        3.1.2 接口芯片CY7C68013簡介
        3.1.3 USB總線接口電路設(shè)計
        3.1.4 ESD保護電路設(shè)計
2C串行總線電路設(shè)計">        3.1.5 I²C串行總線電路設(shè)計
    3.2 FPGA配置電路設(shè)計
        3.2.1 AS配置
        3.2.2 JTAG配置
    3.3 數(shù)字I/O存儲器電路設(shè)計
        3.3.1 IS61WV5128芯片簡介
        3.3.2 SRAM電路設(shè)計
    3.4 數(shù)字I/O雙向電平驅(qū)動電路設(shè)計
        3.4.1 74ALVC164245芯片簡介
        3.4.2 雙向電平驅(qū)動電路設(shè)計
    3.5 電源電路設(shè)計
    3.6 電路板的抗干擾設(shè)計
        3.6.1 信號完整性問題
        3.6.2 印制電路板的繪制
第四章 USB數(shù)字I/O模塊邏輯設(shè)計
    4.1 QUARTUS Ⅱ和VERILOG HDL
    4.2 數(shù)字I/O模塊邏輯電路總體設(shè)計
        4.2.1 FPGA內(nèi)部邏輯框圖
        4.2.2 控制寄存器設(shè)計
    4.3 USB接口邏輯設(shè)計
    4.4 地址譯碼邏輯設(shè)計
    4.5 數(shù)據(jù)存儲與讀取邏輯設(shè)計
        4.5.1 雙向I/O邏輯設(shè)計
        4.5.2 USB總線讀寫SRAM流程圖
        4.5.3 USB總線讀寫SRAM邏輯設(shè)計
    4.6 SRAM讀寫時序設(shè)計
        4.6.1 時鐘電路設(shè)計
            4.6.1.1 倍頻電路設(shè)計
            4.6.1.2 分頻電路設(shè)計
        4.6.2 SRAM控制信號產(chǎn)生設(shè)計
            4.6.2.1 SRAM時序分析
            4.6.2.2 地址計數(shù)時鐘和讀寫控制信號設(shè)計
    4.7 數(shù)據(jù)發(fā)送和數(shù)據(jù)采集邏輯設(shè)計
        4.7.1 數(shù)據(jù)發(fā)送功能邏輯設(shè)計
            4.7.1.1 數(shù)據(jù)發(fā)送邏輯框圖
            4.7.1.2 發(fā)送方式選取流程圖
        4.7.2 數(shù)據(jù)采集邏輯電路設(shè)計
            4.7.2.1 數(shù)據(jù)采集流程圖
            4.7.2.2 觸發(fā)通道選擇
            4.7.2.3 觸發(fā)方式選擇流程圖
        4.7.3 SRAM地址計數(shù)器設(shè)計
            4.7.3.1 計數(shù)器使能信號設(shè)計
            4.7.3.2 計數(shù)器清零信號設(shè)計
            4.7.3.3 存儲深度設(shè)計
            4.7.3.4 計數(shù)器計數(shù)方式設(shè)計
第五章 USB數(shù)字I/O模塊調(diào)試與驗證
    5.1 I/O模塊硬件調(diào)試
        5.1.1 冷板調(diào)試
        5.1.2 上電調(diào)試
    5.2 數(shù)字I/O模塊功能調(diào)試
    5.3 調(diào)試中遇到的問題及解決方法
第六章 結(jié)論
第七章 展望
致謝
參考文獻
附錄
攻碩期間取得的研究成果


【參考文獻】：
期刊論文
[1]基于FPGA的簡易邏輯分析儀的設(shè)計[J]. 王建國,汪新新.  微計算機信息. 2008(28)
[2]FPGA中的I/O時序優(yōu)化設(shè)計[J]. 陳云,徐晨.  信息技術(shù). 2006(10)
[3]USB2.0控制器EZ-USB-FX2的性能特點及其數(shù)據(jù)傳輸實現(xiàn)[J]. 蔣金濤,楊鳴.  計算機工程與應用. 2005(11)
[4]用FPGA實現(xiàn)數(shù)字邏輯分析儀設(shè)計[J]. 王景存,李炳生,郝國法,胥洋央,詹贊.  武漢科技大學學報(自然科學版). 2001(03)
[5]通用串行總線USB[J]. 黃維柱,許軍.  計算機應用研究. 2001(02)

碩士論文
[1]基于VXI總線的高速數(shù)據(jù)采集和處理系統(tǒng)[D]. 吳樟植.哈爾濱工業(yè)大學 2006
[2]基于USB2.0的高速多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計[D]. 朱建國.合肥工業(yè)大學 2006
[3]高速邏輯分析儀硬件系統(tǒng)設(shè)計[D]. 戴志堅.電子科技大學 2002



本文編號：3112676