發(fā)布時(shí)間：2021-03-27 11:44

　　NAND閃存因其具有高讀寫速度、低能耗、非易失性、高抗震性等特點(diǎn),已被作為主要存儲(chǔ)器件廣泛應(yīng)用于各類電子產(chǎn)品中,并逐漸替代傳統(tǒng)的機(jī)械硬盤,應(yīng)用于數(shù)據(jù)中心。為了進(jìn)一步提高NAND閃存的存儲(chǔ)密度和性價(jià)比,NAND閃存一方面通過縮減制程工藝來提高存儲(chǔ)密度,另一方面通過采用多電平存儲(chǔ)技術(shù)（每個(gè)存儲(chǔ)單元存儲(chǔ)多個(gè)比特）來提高存儲(chǔ)密度。然而,制程工藝的縮減和多電平存儲(chǔ)技術(shù)在提高存儲(chǔ)密度。同時(shí),大大加劇了閃存單元內(nèi)部間的干擾。從而使得閃存存儲(chǔ)單元的閾值電壓出現(xiàn)波動(dòng),導(dǎo)致了數(shù)據(jù)存儲(chǔ)可靠性大大降低。NAND閃存中,持久性干擾（Retention Noise）的影響是NAND閃存閾值電壓分布動(dòng)態(tài)變化的主要原因之一。為了對抗閃存中所存在的干擾,糾錯(cuò)編碼（Error-correcting Codes,ECCs）技術(shù)被運(yùn)用到NAND閃存之中。在糾錯(cuò)編碼技術(shù)之中,Bose-Chaudhuri-Hocquenghem（BCH）碼采用硬判決（Hard-Decision）譯碼,具有較快的譯碼速度,從而被廣泛應(yīng)用于NAND閃存的糾錯(cuò)編碼方案之中。但隨著多級電平閃存（Multi-Level Cell,MLC）存儲(chǔ)技術(shù)的普及,... 

【文章來源】：廣東工業(yè)大學(xué)廣東省

【文章頁數(shù)】：71 頁

【學(xué)位級別】：碩士

【部分圖文】：

閃存信道閾值電壓分布與新檢測算法的閾值電壓分布


本文編號(hào)：3103454