分析了常見高速串行總線測試方案的優(yōu)缺點(diǎn),針對VPX高速背板結(jié)構(gòu)和信號定義特征,提出了一種低成本的VPX背板高速串行總線的測試方法。該方法以FPGA為運(yùn)算核心,通過巧妙的結(jié)構(gòu)設(shè)計(jì)和高速串行電路設(shè)計(jì),實(shí)現(xiàn)了單次同時(shí)測試最多16對高速收發(fā)通道,且可進(jìn)行高速串行總線從物理層、鏈路層到協(xié)議層的信號誤碼率測試和眼圖測試,每通道測試速率可大于10 Gb/s。 

【文章來源】：電子技術(shù)應(yīng)用. 2020,46(10)

【文章頁數(shù)】：5 頁

【部分圖文】：

典型高速互聯(lián)系統(tǒng)

高速串行總線測試卡設(shè)計(jì)示意圖

電路設(shè)計(jì)框圖

【參考文獻(xiàn)】：
期刊論文
[1]基于VPX標(biāo)準(zhǔn)的高速處理模塊的設(shè)計(jì)與實(shí)現(xiàn)[J]. 鄧豹,段小虎.  航空計(jì)算技術(shù). 2013(04)
[2]VPX總線技術(shù)及其實(shí)現(xiàn)[J]. 包利民,潘奇.  電子機(jī)械工程. 2012(02)
[3]基于RocketIO接口的高速互連應(yīng)用研究與實(shí)現(xiàn)[J]. 李敏,徐建城,李鍵.  現(xiàn)代電子技術(shù). 2012(06)
[4]RapidIO背板信號完整性測試方法[J]. 曹勁.  電訊技術(shù). 2011(01)



本文編號：3057535