在當今的電子系統(tǒng)設計中,內存被使用的越來越多,并且對內存的要求也越來越高,要求DDR SDRAM的存取速度盡可能的快,容量盡可能的大。而DDR SDRAM接口電路設計技術是制約內存使用性能提高的關鍵,在目前市場上內核工作頻率達到幾個GHz的情況下,DDR SDRAM接口電路的工作頻率卻一般在幾百MHz以下。接口電路己經成為集成電路快速發(fā)展的一個瓶頸。為了解決傳統(tǒng)內存接口電路工作頻率低的問題,出現(xiàn)了專用于內核和DDR SDRAM之間的接口標準SSTL。本文基于0.13μm標準CMOS工藝,全訂制設計了一款應用于內存控制器中,工作頻率為400MHz物理層的SSTL接口電路。本文首先介紹了課題背景、研究現(xiàn)狀以及SSTL接口電路的相關理論。然后介紹了SSTL接口電路的設計。SSTL接口電路共分為兩個部分:SSTL I/O Buffer和SSTL時序控制電路。SSTL I/O Buffer包括輸入Buffer,輸出Buffer和片內終端ODT。輸入Buffer中設計了測試和靜電保護電路,輸出Buffer中采用電流驅動的方式提高了電路的工作頻率和驅動能力,片內終端ODT可防止信號在輸出端形成反射。... 

【文章來源】：哈爾濱工業(yè)大學黑龍江省 211工程院校 985工程院校

【文章頁數】：59 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題背景
    1.2 研究現(xiàn)狀與進展
    1.3 課題研究內容
    1.4 論文的組織結構
第2章 SSTL接口電路相關理論及技術研究
    2.1 I/O Buffer基本理論
    2.2 SSTL I/O Buffer原理
    2.3 SSTL接口電路的噪聲分析
    2.4 本章小結
第3章 SSTL I/O Buffer的電路設計
    3.1 SSTL輸入Buffer的電路設計
        3.1.1 輸入Buffer的設計方案
        3.1.2 ESD輸入保護電路設計
        3.1.3 輸入Buffer電路設計
        3.1.4 SSTL輸入Buffer電路仿真
    3.2 SSTL輸出Buffer的電路設計
        3.2.1 輸出Buffer的設計方案
        3.2.2 輸出Buffer電路設計
        3.2.3 SSTL輸出Buffer電路仿真
    3.3 片內ODT電路設計
    3.4 本章小結
第4章 SSTL時序控制電路設計
    4.1 數據通道模塊的設計
    4.2 控制模塊的設計
    4.3 本章小結
第5章 版圖設計與驗證
    5.1 版圖設計技術及考慮的因素
    5.2 SSTL I/O Buffer版圖設計
    5.3 SSTL時序控制版圖設計
    5.4 本章小結
結論
參考文獻
攻讀學位期間發(fā)表的學術論文
致謝


【參考文獻】：
期刊論文
[1]穩(wěn)定占空比高速SSTL2 I/O緩沖器的實現(xiàn)[J]. 屈小鋼,楊海鋼,孫嘉斌,韋援豐.  微電子學. 2009(06)
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博士論文
[1]高速數據傳輸系統(tǒng)接口電路的研究[D]. 覃正才.復旦大學 2003

碩士論文
[1]DDR2內存控制器的模塊設計和驗證平臺技術研究[D]. 張永志.合肥工業(yè)大學 2009
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[3]基于Spartan-3 FPGA的DDR2 SDRAM存儲器接口設計[D]. 陳良明.上海交通大學 2007



本文編號：2975173