YHFT-DX是國防科技大學(xué)計算機(jī)學(xué)院研制的一款8流出VLIW結(jié)構(gòu)的高性能定點(diǎn)DSP,CPU內(nèi)核的頻率為600MHz。分支算術(shù)邏輯部件（BALU）是一個集成了分支控制功能的算術(shù)邏輯部件（ALU）。BALU執(zhí)行的操作非常復(fù)雜,使用到多種復(fù)雜的運(yùn)算器,是限制YHFT-DX性能的關(guān)鍵部件。對BALU的研究具有重要的科研和工程意義。本文針對BALU的全定制設(shè)計和優(yōu)化展開研究,在0.13um CMOS工藝下完成了整個BALU的電路和版圖設(shè)計。模擬結(jié)果表明:BALU執(zhí)行棧版圖后的最大延時不超過1.2ns。在研究過程中,論文主要做了以下工作:1)研究了BALU所處的流水棧中,分析了BALU的譯碼棧和執(zhí)行棧的設(shè)計目標(biāo),選擇了譯碼棧半定制、執(zhí)行棧全定制的設(shè)計方式。然后,用RTL描述實(shí)現(xiàn)了BALU的譯碼棧,綜合后的結(jié)果顯示譯碼棧的延時為0.95ns。2)分模塊研究了BALU執(zhí)行棧的功能,分析了各個模塊的關(guān)鍵路徑,在此基礎(chǔ)上,對限制各模塊速度和面積的操作進(jìn)行了設(shè)計優(yōu)化。通過結(jié)構(gòu)調(diào)整,解決了結(jié)果選出邏輯中的控制信號競爭;通過算法改進(jìn),設(shè)計了兩級不對稱譯碼的40位移位器;通過增加并行,優(yōu)化了SIMD的關(guān)鍵路徑;... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：84 頁

【學(xué)位級別】：碩士

【部分圖文】：

移位寬度為0到3的移位網(wǎng)絡(luò)該電路的一個重要特點(diǎn)是它的版圖并不像其他運(yùn)算電路那樣由有源晶體管來決定，而是由通過該單元的布線數(shù)目來決定

都有各自的優(yōu)缺點(diǎn)，在實(shí)際應(yīng)用時，應(yīng)根據(jù)具體的設(shè)計目標(biāo)和要求進(jìn)行選擇。1) 行波進(jìn)位加法器圖4.1 串行進(jìn)位加法器串行進(jìn)位加法器是最簡單、最基本的加法器結(jié)構(gòu)，其結(jié)構(gòu)如圖 4.1 所示。串行進(jìn)位加法器的進(jìn)位像水波一樣依次通過每位，因此也稱為“行波進(jìn)位加法器”。它每次只能進(jìn)行一位運(yùn)算，因此速度很慢。串行加法器的延遲隨著操作數(shù)位數(shù)的增加而線性增大。當(dāng)前大多數(shù)臺式計算機(jī)采用 32 位字長，而服務(wù)器則要求 64 位，超級計算機(jī)或多媒體處理器等速度很快的計算機(jī)（如 SONY 公司的游戲機(jī) Play36

下才會出現(xiàn)。因此，進(jìn)位跳躍加法器仍然需要提高運(yùn)算速度才能滿足高性能計算的需要。圖4.2 進(jìn)位跳躍加法器3) 進(jìn)位選擇加法器進(jìn)位選擇加法器采用資源復(fù)制的基本思想，用硬件來換取速度。它將整個加法器分為幾個組，每組有兩條路徑，進(jìn)位輸入為“0”和“1”的兩種情況通過兩條路徑同時計算。一旦該組進(jìn)位輸入信號到來，通過多路選擇器選擇正確的進(jìn)位輸出與和值。其結(jié)構(gòu)如圖 4.3 所示。 由于采用了前瞻的思想，因此進(jìn)位選擇加法器的速度有很大提高。如果整個加法器分為 M 組，則運(yùn)算延時可由第一組進(jìn)位延時、M個多路選擇器的延時及一個和產(chǎn)生延時相加得到。進(jìn)位選擇加法器雖然具有較快的速度，但由于它采用了資源復(fù)制的方法，因此實(shí)現(xiàn)代價也成倍增加。一般的進(jìn)位選擇加法器每組具有相同的位數(shù)，延遲也與位數(shù)成線性關(guān)系，稱為“線性進(jìn)位選擇加法器”。如果不把每組設(shè)置為相同的位數(shù)

【參考文獻(xiàn)】：
博士論文
[1]高性能DSP關(guān)鍵電路及EDA技術(shù)研究[D]. 李振濤.國防科學(xué)技術(shù)大學(xué) 2007



本文編號：2916251