發(fā)布時(shí)間：2020-11-03 13:31

　　 在計(jì)算機(jī)系統(tǒng)中,存儲(chǔ)器是非常重要的部件,因?yàn)榇鎯?chǔ)器的存在,計(jì)算機(jī)擁有了“記憶”功能,才能夠正常工作。在眾多類型的存儲(chǔ)器中,由于系統(tǒng)在工作時(shí)會(huì)將外部存儲(chǔ)的數(shù)據(jù)放入內(nèi)存中運(yùn)行,因此內(nèi)存對(duì)系統(tǒng)的性能有著決定性作用。近些年來(lái)隨著大數(shù)據(jù)和人工智能的興起,為了能夠快速且高效地處理海量數(shù)據(jù),需要不斷增加內(nèi)存容量和頻率。內(nèi)存控制器決定了芯片能夠支持的內(nèi)存類型,并且將訪存請(qǐng)求轉(zhuǎn)換為滿足內(nèi)存協(xié)議要求的命令格式,所以研究?jī)?nèi)存控制器對(duì)提升系統(tǒng)性能有著十分重要的意義。論文研究了通信SoC芯片的結(jié)構(gòu),對(duì)芯片設(shè)計(jì)過(guò)程中所應(yīng)用到的技術(shù)進(jìn)行深入的分析,其中包括SoC技術(shù)和AMBA總線協(xié)議規(guī)范,同時(shí)研究DDR3 SDRAM的結(jié)構(gòu)與工作原理。為了滿足芯片存儲(chǔ)數(shù)據(jù)的需求,通過(guò)對(duì)芯片結(jié)構(gòu)和DDR3協(xié)議的分析,提出了一種支持AXI總線接口的DDR3 SDRAM內(nèi)存控制器設(shè)計(jì)方案。設(shè)計(jì)的控制器針對(duì)不同應(yīng)用場(chǎng)景可以靈活配置。首先將控制器分為協(xié)議控制層和物理層。協(xié)議控制層由訪問(wèn)接口模塊、配置接口模塊、初始化模塊、指令重排序模塊、非讀寫(xiě)指令產(chǎn)生模塊、指令控制模塊、數(shù)據(jù)處理模塊、DFI接口模塊組成,分別對(duì)這些模塊的功能進(jìn)行分析然后使用硬件描述語(yǔ)言設(shè)計(jì)內(nèi)部邏輯。為了降低控制器的設(shè)計(jì)難度并減少設(shè)計(jì)周期,內(nèi)存控制器的物理層采用基于IP的方式直接與協(xié)議控制層互連。然后在搭建的SoC驗(yàn)證平臺(tái)上對(duì)內(nèi)存控制器進(jìn)行虛擬原型驗(yàn)證和FPGA原型驗(yàn)證。最后對(duì)仿真結(jié)果進(jìn)行了分析,確保所設(shè)計(jì)的控制器功能正確。設(shè)計(jì)的控制器一定程度上提高了讀寫(xiě)效率。通過(guò)分析內(nèi)存工作原理,在訪問(wèn)內(nèi)存時(shí),控制器緩存來(lái)自總線的訪存請(qǐng)求,之后與Bank狀態(tài)表以及排序隊(duì)列中先前緩存的命令進(jìn)行比較,根據(jù)比較結(jié)果對(duì)當(dāng)前入隊(duì)命令進(jìn)行重新排序,以此來(lái)提高讀寫(xiě)效率�？紤]到高頻率讀寫(xiě)操作過(guò)程中數(shù)據(jù)有可能出現(xiàn)錯(cuò)誤,設(shè)計(jì)增加校驗(yàn)位的方式實(shí)現(xiàn)檢錯(cuò)糾錯(cuò)的功能�？刂破髟贔PGA原型驗(yàn)證中,由于控制器中的物理層無(wú)法綜合,所以使用了Xilinx PHY替換控制器中的PHY進(jìn)行驗(yàn)證工作,但是Xilinx PHY不支持DFI接口,因此設(shè)計(jì)了DFI2PHY協(xié)議轉(zhuǎn)換模塊,為以后進(jìn)行內(nèi)存控制器的FPGA原型驗(yàn)證提供了參考。經(jīng)過(guò)驗(yàn)證,控制器能夠成功訪問(wèn)DDR3-800和DDR3-1066兩種類型的內(nèi)存芯片,滿足通信芯片對(duì)數(shù)據(jù)存儲(chǔ)管理需求。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TP333;TN47
【部分圖文】：

從設(shè)備向主設(shè)備返回響應(yīng)信息，BRESP 信號(hào)是 OKAY 狀態(tài)表示整個(gè)寫(xiě)傳輸被正確接收，同時(shí)寫(xiě)操作結(jié)束。圖2.4 寫(xiě)操作時(shí)序圖AXI 讀操作與寫(xiě)操作流程基本相同，先向從設(shè)備發(fā)送地址和控制信息，從設(shè)備成功接收后通過(guò)讀數(shù)據(jù)通道向主設(shè)備返回讀數(shù)據(jù)和響應(yīng)信息，最后一次讀數(shù)據(jù)發(fā)出的同時(shí) RLAST 信號(hào)有效表示此次讀數(shù)據(jù)已傳輸完成。讀操作時(shí)序如圖 2.5 所示，

西安電子科技大學(xué)碩士學(xué)位論文10圖2.5 讀操作時(shí)序圖（2）APB 總線協(xié)議APB 總線協(xié)議是針對(duì)低速設(shè)備所設(shè)計(jì)的總線協(xié)議，用于集成 UART、I2C 等對(duì)帶寬要求不高的模塊。采用 APB 總線配置控制器中的寄存器。在控制器的設(shè)計(jì)與驗(yàn)證過(guò)程中，需要掌握每組信號(hào)的含義。APB 總線的信號(hào)描述如表 2.2 所示。表2.2 APB 信號(hào)描述信號(hào)名 信號(hào)源 信號(hào)描述PCLK 時(shí)鐘復(fù)位模塊 時(shí)鐘信號(hào)PRESETn 時(shí)鐘復(fù)位模塊 復(fù)位信號(hào)PADDR[31:0] 主設(shè)備 地址總線PSEL 主設(shè)備 從設(shè)備選中信號(hào)，高電平表示有效選中，低電平表示無(wú)效。PENABLE 主設(shè)備 傳輸有效信號(hào)PWRITE 主設(shè)備 傳輸有效時(shí)，高電平表示寫(xiě)操作，低電平表示讀操作。PRDATA 從設(shè)備 讀數(shù)據(jù)信號(hào)PWDATA 主設(shè)備 寫(xiě)數(shù)據(jù)信號(hào)PREADY 從設(shè)備從設(shè)備準(zhǔn)備就緒信號(hào)，高電平表示準(zhǔn)備就緒，低電平表示未準(zhǔn)備就緒。PSLVERR 從設(shè)備 APB 從設(shè)備報(bào)錯(cuò)信號(hào)系統(tǒng)初始狀態(tài)為 IDLE 狀態(tài)，此狀態(tài)下無(wú)任何操作，同時(shí)未選中任何模塊。當(dāng)一次操作發(fā)起時(shí)，PSELx=1

SETUPPSELx=1PENABLE=0ACCESSPSELx=1PENABLE=1PREADY=1&&無(wú)傳輸請(qǐng)求PREADY=1&&傳輸請(qǐng)求PREADY=0圖2.6 APB3.0 傳輸狀態(tài)跳轉(zhuǎn)圖.0 無(wú)等待的寫(xiě)操作時(shí)序如圖 2.7 所示。圖中 T1 至 T2 周期為 S期為 ACCESS 狀態(tài)。T1 時(shí)刻 PSEL 信號(hào)拉高，并在 T2 時(shí)鐘上態(tài)機(jī)進(jìn)入 ACCESS 狀態(tài)。在 ACCESS 狀態(tài)中 PENABLE 信號(hào)主設(shè)備檢測(cè)到 PREADY 信號(hào)有效，則此次傳輸完成。地址、傳輸過(guò)程中保持不變。
【參考文獻(xiàn)】

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本文編號(hào)：2868642