在摩爾定律的持續(xù)推動下,集成電路制造工藝的觸角已經(jīng)延伸至深亞微米領域,而作為邏輯工藝開發(fā)的重要輔助工具,嵌入式靜態(tài)隨機存儲器(SRAM)以其極高的工藝缺陷覆蓋率、可精確定位以及與標準的CMOS工藝完全兼容的優(yōu)點,從而得以輕松實現(xiàn)快速失效分析和工藝改進,促進良率提升。 本研究課題正是基于這一背景,以六管型嵌入式靜態(tài)隨機存儲器的位單元為研究對象,通過結合在實際工作中參與的90nm邏輯工藝開發(fā)項目,探討并成功地實現(xiàn)對SRAM位單元與其測試結構的設計優(yōu)化。 在設計SRAM位單元時,我們首要考慮了三個要素:面積、功耗、靜態(tài)噪聲容限。位單元的最小面積代表了制造工藝的水平和工藝容限,而對于高存儲器容量的片上系統(tǒng)(SoC)則意味著制造成本的高低。靜態(tài)功耗則與單元面積相輔相成,面積的急劇縮減必然會帶來靜態(tài)功耗的增加,兩者須進行折衷考慮。此外,靜態(tài)噪聲容限的大小標志著靜態(tài)隨機存儲器的穩(wěn)定度。 在對比研究0.13um CMOS工藝中所使用的共用字線式SRAM位單元版圖架構后,我們新設計了一種分離字線式的SRAM位單元用于90nm邏輯工藝的開發(fā)。 在此基礎上,我們利用部分比標準CMOS工藝更趨苛刻的設計規(guī)則設計出一系列的盡可能小尺寸的SRAM位單元,并且通過專業(yè)的仿真工具,對構成位單元的晶體管的尺寸組合進行優(yōu)化,模擬其靜態(tài)噪聲容限值。此外,我們運用了基于模型的光學臨近修正(OPC)手段,成功地模擬出位單元中發(fā)生的各種變形,并精準地修正了這些變形,這種預見性的修正幫助我們縮短了開發(fā)周期,減少了開發(fā)成本,并提高了成功率。最終我們開發(fā)出用于流片的四組尺寸的位單元,其中最小的一個單元的面積僅為0.99um~2,最大的一個單元的面積也僅為1.27um~2。這樣的面積符合了研究的第一個主要目標需求,在業(yè)界極富競爭力。 為了驗證我們設計的位單元的魯棒性,我們有針對性地分析了靜態(tài)隨機存儲器的失效模式,設計出一整套覆蓋前道和后道工藝的測試結構,從結漏電、隔離、接觸電阻、柵橋接和連貫性等全方位地考察了工藝能力和器件本身的特性。 最終的測試數(shù)據(jù)顯示,對于面積僅為1um~2上下的不同組合的位單元,一些主要的電性參數(shù)如漏電流均維持在10pA/bit左右,最低的僅為6.11pA/bit,這也達成了我們的第二個研究目標即低功耗的需求。另外,靜態(tài)噪聲容限可達210~280mV不等,基本滿足對于位單元穩(wěn)定性的研究目標需求。而其他電性參數(shù)的值也均比較接近主要客戶的需求。所有這些研究和設計成果對于實現(xiàn)90nm先進邏輯工藝的量產(chǎn)打下了夯實的基礎。
【學位單位】：上海交通大學
【學位級別】：碩士
【學位年份】：2007
【中圖分類】：TP333
【部分圖文】：

1圖 1 技術特征尺寸演變趨勢導體行業(yè)的龍頭老大，Intel 不久前還才發(fā)布了 65nm 工藝 邏輯工藝又已經(jīng)開始成為現(xiàn)實，預計將在 2007 年下半年Intel 宣稱已經(jīng)在 45nm 邏輯工藝之路上達到了一個重要的能的 152Mb SRAM 芯片的開發(fā)。該芯片擁有 10 億個晶平方微米的六晶體管 SRAM 單元，整個芯片的面積只有減小了將近一半，同時也意味著晶體管密度提高 1 倍、晶體管開關速度提高 20％、電流泄漏降為五分之一[1]。除harter、TI、臺積電等國際大廠也紛紛舉起聯(lián)合研發(fā)大旗輯工藝也是指日可待，如臺積電于 2007 年 4 月表示，預工藝驗證并為客戶生產(chǎn)產(chǎn)品，該工藝結合最先進的 193先進材料如應變硅晶及超低介電系數(shù)連接材料等[2

圖 2 六管式 SRAM 位單元電路 圖 3 Intel 基于 65nm 工藝的六管式 SRAM 位單元而在優(yōu)化位單元設計時，須全面考慮面積、功耗、驅(qū)動電流、靜態(tài)噪聲容限及工藝容限等因素，最終，在對這些因素作以合理平衡的基礎上，推導出位單元面積及單元間特征尺寸[5]。在大多數(shù)需要嵌入高容量靜態(tài)隨機存儲器的產(chǎn)品應用中，經(jīng)過面積縮減并經(jīng)藝驗證過的靜態(tài)隨機存儲器位單元是一個關鍵的競爭優(yōu)勢。為了達到業(yè)界極具競力的位單元面積，其特征尺寸必須在基于標準的邏輯工藝設計規(guī)則的基礎上再作定的比例縮放，這意味著靜態(tài)隨機存儲器位單元的設計規(guī)則將更趨苛刻。為了達這樣的目標，不僅需要有一套魯棒性較強的版圖設計及仿真方法，而且需要有一具有競爭力的光刻校正策略作為支持。反過來，面積又是一柄雙刃劍，面積的過減小將導致工藝整合方面出現(xiàn)一些問題并造成良率的損失。同時，面積的過度縮還將導致不可接受的漏電流問題，在功耗要求日趨苛刻的今天，這是一個與尺寸等重要的問題。運用綜合分析并修正的方法對于達成面積縮放的位單元設計將會有成效。

圖 2 六管式 SRAM 位單元電路 圖 3 Intel 基于 65nm 工藝的六管式 SRAM 位單元而在優(yōu)化位單元設計時，須全面考慮面積、功耗、驅(qū)動電流、靜態(tài)噪聲容限及工藝容限等因素，最終，在對這些因素作以合理平衡的基礎上，推導出位單元面積及單元間特征尺寸[5]。在大多數(shù)需要嵌入高容量靜態(tài)隨機存儲器的產(chǎn)品應用中，經(jīng)過面積縮減并經(jīng)藝驗證過的靜態(tài)隨機存儲器位單元是一個關鍵的競爭優(yōu)勢。為了達到業(yè)界極具競力的位單元面積，其特征尺寸必須在基于標準的邏輯工藝設計規(guī)則的基礎上再作定的比例縮放，這意味著靜態(tài)隨機存儲器位單元的設計規(guī)則將更趨苛刻。為了達這樣的目標，不僅需要有一套魯棒性較強的版圖設計及仿真方法，而且需要有一具有競爭力的光刻校正策略作為支持。反過來，面積又是一柄雙刃劍，面積的過減小將導致工藝整合方面出現(xiàn)一些問題并造成良率的損失。同時，面積的過度縮還將導致不可接受的漏電流問題，在功耗要求日趨苛刻的今天，這是一個與尺寸等重要的問題。運用綜合分析并修正的方法對于達成面積縮放的位單元設計將會有成效。

【引證文獻】

相關碩士學位論文 前1條

1 高臣臣;通用存儲器控制器IP核的物理設計與研究[D];西安電子科技大學;2018年

本文編號：2827850