在現(xiàn)代雷達、無線電通信、遙測遙感等各個領域,需要處理各種大量、高速、實時性強的數(shù)據(jù)。因此,數(shù)據(jù)采集和存儲技術是數(shù)字信號處理系統(tǒng)中非常重要的運用,目前以高性能FPGA為控制核心,結合大容量SDRAM存儲器的數(shù)字系統(tǒng)成為研究的熱點。 本文以Xilinx公司的Virtex_4 FPGA為處理平臺,1Gbit DDR SDRAM為存儲介質,USB控制器實現(xiàn)數(shù)據(jù)傳輸,進行高速大容量存儲系統(tǒng)的設計,為完成復雜信號處理算法的實現(xiàn)提供了可靠的支持。在對DDR SDRAM存儲結構、控制原理、接口時序進行深入理解的基礎上,利用開源化的IP核實現(xiàn)DDR控制器,通過對控制器進行模塊劃分與仿真驗證,確定了控制器邏輯功能的正確性。在實現(xiàn)DDR控制器的基礎上,進一步確立了高速數(shù)據(jù)存儲系統(tǒng)的設計要求與模塊組成,提出了基于FIFO的高速數(shù)據(jù)緩存方案和利于性能優(yōu)化的系統(tǒng)測試方案。通過ISE 10.1開發(fā)平臺和Verilog HDL設計輸入方式,對每個模塊進行了詳細的邏輯設計和分析說明,并借助ModelSim仿真工具完成了各模塊以及整個系統(tǒng)的功能仿真和驗證,達到設計要求。最后利用實際硬件環(huán)境對所設計的系統(tǒng)進行測試,通過系統(tǒng)資源分析,系統(tǒng)實時性分析和實際運行結果分析,證明了所設計的高速大容量數(shù)據(jù)存儲系統(tǒng)符合應用需求,可進一步應用于信號處理算法的實現(xiàn)過程中。 論文的最后在基于復雜信號處理算法實現(xiàn)的應用上,對算法中涉及的數(shù)據(jù)傳輸和關鍵的運算處理進行需求分析,提出了對兩種存儲器資源的分配與調度策略,完成了可行性論證。
【學位單位】：華中科技大學
【學位級別】：碩士
【學位年份】：2009
【中圖分類】：TP333
【部分圖文】：

在 ADC 采集的數(shù)據(jù)進入 DDR SDRAM 存儲器和通過 USBPC 機前，需要先通過高速緩存處理，才可進行后續(xù)操作。因為 ADC 輸 100MHz 的數(shù)據(jù)，與 DDR 芯片工作時鐘 133MHz 不同步，而 USB 控時鐘為 6MHz，若直接輸出帶寬明顯不滿足要求，因此需要通過高速緩據(jù)率的轉變。在這里預采用 FIFO(First In First Out)方式完成此操作。進先出的數(shù)據(jù)緩存器[9]，數(shù)據(jù)在其中順序流動，可以達到很高的傳輸速其缺點就是只能順序寫入數(shù)據(jù)，順序的讀出數(shù)據(jù)，不能像普通存儲器那線決定讀取或寫入某個指定的地址。FIFO 一般用于數(shù)據(jù)的緩存和適配間的相位差和頻率飄移，保證數(shù)據(jù)安全可靠地傳輸[9]，正好符合本設計心器件選型中核心芯片的選型包括 FPGA 選型、存儲芯片選型及 USB 控制芯片的

據(jù)進行存儲和導出。DDR 芯片采用的是 MICRON 公司生產的 MT46V64M16 顆粒，封裝為 66PIN SSOP，容量為 1Gbit，其供電電壓為 2.5V[12]，其結構圖如圖 2-2 所示。它由四個邏輯 Bank 組成，每一個 Bank 即為一個存儲陣列，對 Bank 的尋址方法類似表格的檢索原理，先指定一個行，再制定一個列，就可以準確找到所需的表格位置[13]。由此可見，芯片的存儲容量由下式得到：存儲容量=行數(shù)×列數(shù)×Bank 數(shù)×數(shù)據(jù)位寬本設計中采用的 DDR 芯片有 14 根行地址線，10 根列地址先，4 個邏輯 Bank，數(shù)據(jù)位寬為 16 位，因此可以得到本芯片的存儲規(guī)格為 214×210×4×16bit=64M×16bit。芯片內部工作時鐘為 133MHz，則帶寬為 133×2×16=533MB/s。

圖 2-3 USB 控制器內部結構示意圖該芯片采用通用可編程接口(GPIF)方式，能有效提高數(shù)據(jù)傳輸速率，增強傳輸穩(wěn)定性�？刂破骷闪� USB2.0 收發(fā)器、串行接口引擎(SIE)、集成 8.5KB 片上 RA的增強型高速 8051 單片機以及通用可編程接口等模塊[19]。最高時鐘頻率可以達48MHz，可以支持 8/16 位數(shù)據(jù)總線。USB 控制器 CY7C68013A 主要有三種不同管腳數(shù)目，分別為 128pin，100pin56pin。這里只是將數(shù)據(jù)從 DDR 存儲器傳送到 PC 機，而不需要其他的功能，因此設計中 USB 的控制器采用 CYPRESS 公司的 CY7C68013A-56 SSOP。具體型號CY7C68013A-56PVXC。USB 時鐘采用晶振提供，輸出 24MHz 固定頻率時鐘信號。供電為 3.3V，與 FPG接口相應的 BANK 供電標準也為 3.3V LVCMOS33。SW3 為 USB 復位開關，可以USB 控制器內部寄存器進行清零操作。

【引證文獻】

相關期刊論文 前1條

1 許俊龍;張羿猛;劉純武;黃安琪;唐貴林;;40Gb/s DQPSK光信號解調技術研究[J];光通信技術;2012年09期

相關碩士學位論文 前4條

1 趙樂;基于FPGA的高速實時數(shù)據(jù)采集存儲系統(tǒng)的設計[D];武漢理工大學;2012年

2 廖興文;基于VPX的數(shù)據(jù)處理平臺實現(xiàn)[D];電子科技大學;2012年

3 王棟;基于PCI總線的高速數(shù)據(jù)傳輸系統(tǒng)的研制[D];中北大學;2013年

4 郭永昌;高端數(shù)碼相框硬件系統(tǒng)設計[D];哈爾濱工業(yè)大學;2013年

本文編號：2812815