隨著超深亞微米集成電路制造工藝的成熟,給集成電路設計提供了廣闊的空間,單個芯片能夠集成的集體管數目已經達到十億量級,預計到2020年這一數字將超過180億個。目前,IBM和Intel的高端處理器已經集成超過30億個晶體管,這些高性能處理器無一例外的都使用了大容量、多層次的片上Cache來隱藏訪存延遲,其面積已占到整個芯片的60%-70%。多元化應用需求的持續(xù)推動和體系結構設計技術的不斷飛躍對微處理器片上存儲系統提出了更高要求和嚴峻挑戰(zhàn),“存儲墻”問題對處理器整體性能提升的阻礙作用愈發(fā)凸顯。如何合理、高效、智能的利用片上Cache空間,構建高性能存儲系統,進而跨越“存儲墻”是處理器微體系結構研究的重要內容。本文深入分析了影響處理器存儲系統性能的主要因素,研究了片上存儲系統性能優(yōu)化關鍵技術,認為分支預測路徑上的猜測執(zhí)行帶來的Cache污染對Cache空間利用率和處理器IPC性能產生了負面影響。而現有Cache控制機制缺乏緩解Cache污染的能力和有效利用猜測路徑訪存數據預取效應的能力,使Cache性能的提升受到阻礙。另外,對低延遲Cache替換算法的研究相對較少,仍存在進一步優(yōu)化的空間。論文在對阻礙處理器片上存儲系統性能提升關鍵因素進行深刻論述的基礎上,從減輕Cache污染、提升Cache空間使用效率和低延遲Cache替換算法幾個方面對處理器片上存儲系統性能優(yōu)化方案開展了深入研究,主要工作和創(chuàng)新點如下:(1)提出了一種基于分支預測路徑中存儲器訪問數據跟蹤的數據Cache污染過濾方案,通過動態(tài)形成的分支預測路徑訪存數據跟蹤表,對猜測執(zhí)行路徑上的訪存指令寫入Cache的數據進行實時動態(tài)跟蹤,并且為每個Cache數據行對應的地址標簽字段增加兩個標志域——猜測執(zhí)行數據標志SDT和猜測路徑編號SPN來配合分支預測路徑訪存數據跟蹤表對Cache中污染數據的控制,降低了預測路徑上寫入Cache的數據對Cache效率的影響,有效提升了片上存儲系統的性能,不需要增加額外的獨立Cache,提升了Cache空間利用率,降低了Cache設計復雜度,對于小容量的D-Cache非常適用。實驗結果表明,本方案對L1 D-Cache命中率提升幅度為0.03%-6.69%,平均提升了1.80%;IPC提升幅度為0.01%-6.60%,平均為2.56%。(2)提出了一種基于Cache數據地址標簽Valid位分裂的低污染Cache訪問方案,對Cache地址標簽中的Valid位做優(yōu)化設計,將原有的1位地址標簽Valid位替換為2位標志,即RVB標志位和WVB標志位,并根據這兩個標志位的不同組合對Cache數據行的讀寫訪問進行專門控制。第一,該低污染Cache訪問方案能夠區(qū)分正確路徑上訪存指令和猜測路徑上訪存指令寫入Cache的數據,并采用不同的方式進行處理;第二,該低污染Cache訪問方案能夠保留并利用猜測路徑上訪存數據可能具有的數據預取效應;第三,每次向Cache寫入數據時,無須經過Cache替換算法的處理就能夠直接向Cache中存儲猜測數據的Cache行寫入數據。用較為簡單的方法有效提升了Cache空間的利用率,提高了Cache寫操作效率,降低了猜測路徑上訪存數據可能導致的Cache污染對片上存儲性能的影響。實驗結果表明,本低污染Cache訪問方案能夠將IPC(Instruction per Clock)性能平均提升5.13%,使L1 D-Cache缺失率平均降低29.66%。(3)提出了一種基于空間預約的低延遲Cache替換算法——CSPO,為片上Cache單元增加空間預約機制,包括預約空間計數器POC,Cache行預約標志POT,多個空間預約地址寄存器CPAR,以及相應的控制邏輯,實現了Cache替換目標的選擇過程與片外存儲器訪問操作并行執(zhí)行。該策略同時具備盡快提前將Cache臟數據寫回主存的能力,有效隱藏Cache替換操作和Cache臟數據寫回延遲、降低了訪存指令執(zhí)行總延遲,提升了指令吞吐性能。尤其對于預約的Cache數據行為臟數據的情況來說,CSPO能夠提前啟動臟數據的寫回操作,顯著降低Cache訪問總延遲。仿真結果表明,CSPO方案能使IPC平均提升5.37%。論文的研究成果為片上存儲系統性能優(yōu)化設計提供了可借鑒的方案,也為進一步提高先進處理器體系結構中的Cache性能提供了方法和手段。
【學位單位】：長安大學
【學位級別】：博士
【學位年份】：2018
【中圖分類】：TP333
【部分圖文】：

多線程處理器[40]通過狀態(tài)資源的復制來保持每個線程上下文，其中包括各狀態(tài)寄存器和程序計數器（PC，Program Counter）等，但是執(zhí)行資源和片存則為多個線程共享。由于能夠實現線程間的快速切換，這就對硬件控制提出了較高的要求，設計復雜度和硬件開銷較大。多線程處理器可分為兩即各個線程交替執(zhí)行的細粒度多線程處理器和只在長延遲事件出現才進行切換的粗粒度多線程處理器。細粒度多線程體系結構下，每個時鐘周期都行線程上下文的切換，而粗粒度的則不會頻繁的在線程間切換執(zhí)行。針對特征的應用程序，這兩種體系結構各具優(yōu)勢。不同體系結構下指令的執(zhí)行如圖 1.5所示。

長安大學博士學位論文進行切換，這種結構是用單線程性能的犧牲換取了系統吞吐率提升，借多數量的線程運行來隱藏訪存延遲，但是在執(zhí)行線程數較少的情況下，能的提升比較有限。而粗粒度多線程結構對單個線程指令級并行性的挖充分，但是卻存在線程間切換的開銷較大、設計相對復雜的問題。

案來實現資源濫用和占用的檢測和發(fā)現，并且能夠及時的將壟斷存儲資源的線程掛起或者阻塞，進而將占用的存儲空間釋放，提供給真正需要的線程使用，緩解多個線程對存儲資源的競爭，提升片上存儲資源的利用率。1.2.4同時多線程處理器存儲結構在同時多線程結構中，通過增加相應的多線程自動切換和發(fā)射寬度增大的硬件支持，更大限度地實現寬發(fā)射、亂序執(zhí)行的超標量處理，使得流水線效率和系統性能得以提升。SMT 技術將超標量技術和多線程技術的優(yōu)勢相結合，在只有增加少量硬件資源和芯片面積的情況下，充分挖掘線程級并行性。它實現每個時鐘周期來自多個線程的多條指令的同時發(fā)射執(zhí)行，通過對 ILP 和 TLP 的并行挖掘，有效改善水平浪費和垂直浪費問題。但是，當某個時鐘周期可并行發(fā)射的指令有限時，部分發(fā)射槽和相關執(zhí)行部件空閑，導致處理器執(zhí)行效率的下降。

【相似文獻】

相關期刊論文 前10條

1 Zhen TANG;Wei WANG;Lei SUN;Yu HUANG;Heng WU;Jun WEI;Tao HUANG;;IO dependent SSD cache allocation for elastic Hadoop applications[J];Science China(Information Sciences);2018年05期

2 孫玉強;王文聞;巢碧霞;顧玉宛;;基于預取的Cache替換策略[J];微電子學與計算機;2017年01期

3 徐金波;龐征斌;李琰;;位置信息與替換概率相結合的多核共享Cache管理機制[J];國防科技大學學報;2016年05期

4 文敏華;強凱;;多核中Cache一致性延遲分析[J];信息通信;2016年03期

5 文敏華;顏豐琳;;一種Cache一致性優(yōu)化策略[J];信息系統工程;2016年04期

6 于茜;蔡紅柳;陳財森;;一種自適應的cache驅逐策略[J];信息通信;2016年05期

7 毛金玲;;基于抽象解釋技術的Cache分析方法[J];中小企業(yè)管理與科技(中旬刊);2015年03期

8 毛金玲;;基于抽象解釋技術的多層Cache分析的設計與實現[J];計算機光盤軟件與應用;2014年24期

9 王黨輝;劉合朋;陳怡然;;Multi-bit soft error tolerable L1 data cache based on characteristic of data value[J];Journal of Central South University;2015年05期

10 何青松;鄧超;邱志;;一種嵌入式系統的滑動Cache機制設計[J];單片機與嵌入式系統應用;2015年03期

相關會議論文 前10條

1 葛磊磊;劉勝;陳海燕;;一種融人優(yōu)先權的Cache行替換機制[A];第十七屆計算機工程與工藝年會暨第三屆微處理器技術論壇論文集（下冊）[C];2013年

2 所光;楊學軍;;雙核處理器性能最優(yōu)的共享Cache劃分[A];2008年全國開放式分布與并行計算機學術會議論文集(上冊)[C];2008年

3 ;Application of cache in Data Access Performance Optimization[A];2011年全國電子信息技術與應用學術會議論文集[C];2011年

4 石文強;倪曉強;金作霖;張民選;;Cache動態(tài)插入策略模型研究[A];第十五屆計算機工程與工藝年會暨第一屆微處理器技術論壇論文集（B輯）[C];2011年

5 楊旭;駱祖瑩;韓銀和;;基于cache內容替換的系統管理模式漏洞檢測方法[A];第十四屆全國容錯計算學術會議(CFTC'2011)論文集[C];2011年

6 李昭然;劉勝;許邦建;陳海燕;;基于System Verilog Assertions的全局Cache的形式化驗證[A];第十九屆計算機工程與工藝年會暨第五屆微處理器技術論壇論文集[C];2015年

7 Yu Xi;Cai Hong-liu;Chen Cai-sen;Xiang Yang-xia;;Security Analysis on S-Box of LBlock Algorithm Based on Trace-Driven Cache Timing Attack[A];第17屆中國系統仿真技術及其應用學術年會論文集（17th CCSSTA 2016）[C];2016年

8 汪騰;楊少軍;;一種高效的指令Cache的結構[A];中國聲學學會2001年青年學術會議[CYCA'01]論文集[C];2001年

9 ;Research on WEB Cache Prediction Recommend Mechanism Based on Usage Pattern[A];中國電子學會第十五屆信息論學術年會暨第一屆全國網絡編碼學術年會論文集（上冊）[C];2008年

10 周旋;馮玉才;李碧波;孫小薇;;多服務器DBMS的Cache管理[A];數據庫研究與進展95——第十三屆全國數據庫學術會議論文集[C];1995年

相關重要報紙文章 前10條

1 上海 李超;什么是Cache[N];電腦報;2001年

2 劉昌勇;小緩存里的大學問[N];中國電腦教育報;2004年

3 北京共創(chuàng)開源軟件股份有限公司 董孝峰;共創(chuàng)NC的設計與實現[N];中國計算機報;2004年

4 超頻者;K7-650（0015）最新實超報告[N];大眾科技報;2000年

5 ;阿萌小辭典[N];電腦報;2004年

6 陳自文;CPU如何影響IA服務器的性能？[N];網絡世界;2000年

7 中國計算機報測試實驗室 王炳晨;Duron抵京，Thunderbird爭宏[N];中國計算機報;2000年

8 安徽省六安市 李紅;SOHO上網這樣省錢[N];中國計算機報;2000年

9 巖公;電信網加速不難[N];中國計算機報;2003年

10 徐春梅;國際品牌進入中國：適應是關鍵[N];中國經營報;2006年

相關博士學位論文 前10條

1 劉松鶴;微處理器片上存儲系統性能優(yōu)化關鍵技術研究[D];長安大學;2018年

2 李炳超;高性能GPU系統結構的研究[D];天津大學;2017年

3 鄭重;異構眾核體系結構Cache功耗和性能優(yōu)化關鍵技術研究[D];國防科學技術大學;2014年

4 田新華;面向性能優(yōu)化的壓縮cache技術研究[D];國防科學技術大學;2007年

5 付雄;利用程序分析和優(yōu)化提高Cache性能[D];中國科學技術大學;2007年

6 彭蔓蔓;體系結構級低能耗Cache和動態(tài)電壓縮放技術研究[D];湖南大學;2007年

7 賈小敏;多核處理器片上Cache訪問行為分析與優(yōu)化機制研究[D];國防科學技術大學;2011年

8 項曉燕;體系結構級Cache功耗優(yōu)化技術研究[D];浙江大學;2013年

9 孫蓀;提高多核處理器片上Cache利用率的關鍵技術研究[D];中國科學技術大學;2015年

10 周宏偉;微處理器中Cache漏流功耗的體系結構級優(yōu)化技術研究[D];國防科學技術大學;2007年

相關碩士學位論文 前10條

1 吳建宇;面向多線程應用的多核Cache優(yōu)化研究[D];湖南大學;2014年

2 王鵬;Cache替換算法中重引用區(qū)間預測策略的改進[D];湖南大學;2016年

3 李靜;基于Cache感知的自供能NVP系統備份方案的研究[D];山東大學;2018年

4 邱鯉跳;3D堆疊DRAM Cache的建模以及功耗優(yōu)化關鍵技術研究[D];國防科學技術大學;2016年

5 孫金周;面向安卓應用的Cache設計空間探索[D];東南大學;2016年

6 王利杰;基于視頻場景的帶寬感知Cache模型和劃分策略[D];華中科技大學;2013年

7 劉清;嵌入式系統中低功耗可重構Cache的研究與設計[D];湖南大學;2012年

8 李冬妮;嵌入式系統中低功耗Cache的重構技術研究[D];湖南大學;2012年

9 李家文;虛擬機環(huán)境下動態(tài)Cache劃分技術研究與實現[D];國防科學技術大學;2011年

10 楊巍;采用基樹的磁盤陣列Cache技術研究[D];華中科技大學;2009年

本文編號：2808131