【摘要】：近年來,數(shù)字信號處理器(DSP)得到越來越廣泛的應用,但DSP性能的提升同樣面臨“存儲墻”問題帶來的設計瓶頸,解決這個問題的重要途徑就是設置多級存儲結構。在當今DSP設計中,“cache+RAM”的二級存儲體系結構已成為片內(nèi)存儲結構的主要選擇,它不僅擔任片內(nèi)存儲器的職責,同時還負責DSP核與外存之間的通信任務。因此,如何設計一種高效的“cache+RAM”片內(nèi)二級存儲結構,特別是一種高效的二級cache工作機制,是DSP設計中的一個關鍵問題。 “銀河飛騰-DX”DSP是我院自主研發(fā)的高性能定點DSP,采用超長指令字結構(VLIW),每個取值包由8條指令組成,最多可在一拍內(nèi)完成8條指令的分配與執(zhí)行。采用片內(nèi)二級存儲體系結構,二級存儲器為總容量為1MB的共享“cache+RAM”的可配置結構,用戶可根據(jù)實際應用程序的需要靈活調(diào)整二級存儲器中cache和RAM的比例。本文圍繞高效二級cache的設計實現(xiàn)進行研究,主要包括以下幾方面工作。 首先,分析了一般的Cache的設計方法,全面考察了主流DSP芯片中cache的性能要求和實現(xiàn)技術,設計實現(xiàn)了“銀河飛騰-DX”DSP中L2 cache的缺失流水線結構。L2 cache的缺失流水線能夠流水地處理L1的缺失請求,能夠有效隱藏L1缺失請求在L2 cache中的命中時間,在“銀河飛騰-DX”DSP平臺上的RTL級模擬測試表明,L2 cache缺失流水線對處理訪問L2存儲器的缺失請求最多可達到1.31的加速比。 其次,分析了實際應用程序對于cache的訪存行為,總結出兩種可以進行預測的訪存失效地址序列類型,并針對這兩種訪存失效地址序列類型設計了一種步長自適應二級cache預取機制。該機制針對二級cache的工作特點,使用訪存失效地址的cache塊地址作為查詢預取表的索引,簡化了在cache基礎上設計添加預取結構的硬件實現(xiàn)。同時,預取機制引入信心系統(tǒng)機制,能夠有效地降低cache的失效率。對SPEC2006測試程序的運行結果表明,步長自適應二級cache預取機制對程序訪存的失效率最多可降低4.5%,對程序的加速比最大可達1.3。 最后,結合L2 cache缺失流水線結構和步長自適應二級cache預取機制,在“銀河飛騰-DX“DSP平臺上設計了帶有預取結構的L2 cache缺失流水線。該結構綜合了缺失流水線和步長自適應二級cache預取機制的優(yōu)勢,能夠進一步提升“銀河飛騰-DX”DSP的系統(tǒng)訪存性能。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP332
【圖文】：

國防科學技術大學研究生院工學碩士學位論文1.1.2 DSP 片內(nèi) cache 結構的重要性DSP 與 GPP 最大的區(qū)別在于，DSP 要滿足“實時性”和“確定性”的要求[6]實時性：DSP 面向的應用一般為數(shù)據(jù)密集型運算，處理完一塊數(shù)據(jù)之后要馬上處理下一塊數(shù)據(jù)，并且數(shù)據(jù)多為流數(shù)據(jù)，數(shù)據(jù)保持的時間很短。如果不能及時處理，數(shù)據(jù)很可能被下一個數(shù)據(jù)塊淹沒導致程序出錯，所以 DSP 處理數(shù)據(jù)的響應時間要很短，即滿足“實時性”要求。確定性：在 DSP 實時性要求的背景下，程序員必須非常清楚每塊數(shù)據(jù)處理的時間，以便在程序設計時進行準確的規(guī)劃。這就要求 DSP 對數(shù)據(jù)塊的處理時間是相對確定的，即 DSP 的“確定性”問題。由于 DSP“實時性”和“確定性”的要求，早期不追求高性能的 DSP 通常采用如圖 1.1 所示的“CPU 核+片內(nèi) RAM”的結構，將程序和數(shù)據(jù)放到片內(nèi) RAM 中以降低訪存的高延遲和時間不確定性[6]。

圖 3.1 不同 cache 的失效率對比3.1.2 cache 失效數(shù)據(jù)地址序列類型從本質(zhì)上講，預取是在對訪存歷史信息的分析之后，總結訪存規(guī)律并對下一次訪存地址的猜測。因此，判斷訪存地址序列的類型，是進行預取的關鍵技術。Tien-Fu Chen 等對程序訪存模式做了這樣的定義[13]：假設一段程序有 m層嵌套循環(huán)，依次表示為 I1，I2，I3， ，Im，其中 I1是最外層循環(huán)。LPi表示在第 i層循環(huán)中的數(shù)據(jù)聲明的集合。對于數(shù)據(jù) r，可以分為如表 3.1 所示的四種訪存模式。表 3.1 程序訪存模式訪存模式 描述 舉例標量 簡單的變量訪問 索引，計數(shù)零步長r∈LPi，Ii的下標恒定A[I1,I2] ∈3ILPTAB[I1] ∈2ILP固定步長r∈LPi，Ii的下標線性變化A[I1] ∈iILPA[I1,I2], A[I2,I1] ∈

【參考文獻】

相關期刊論文 前2條

1 蔡偉鴻;肖水;韋崗;熊智;黃敏華;;基于選擇性馬爾可夫模型的緩存預取策略[J];通信學報;2010年02期

2 李偉立;于立新;;應用預取策略的行緩沖指令Cache設計[J];微電子學與計算機;2011年01期

相關博士學位論文 前3條

1 肖勇;值預測技術研究[D];國防科學技術大學;2005年

2 馬鵬勇;CMT處理器高速緩存的優(yōu)化技術[D];國防科學技術大學;2007年

3 汪東;異構多核DSP數(shù)據(jù)流前瞻關鍵技術研究[D];國防科學技術大學;2007年

相關碩士學位論文 前2條

1 劉勝;DSP高效片內(nèi)二級Cache控制器的設計與實現(xiàn)[D];國防科學技術大學;2008年

2 傅yN暉;高性能DSP一級Cache缺失流水設計與實現(xiàn)[D];國防科學技術大學;2009年

本文編號：2796281