【摘要】：乘法器是高性能微控制器、數(shù)字信號處理器非常重要的運算部件。時至今日,高性能乘法器除了用于數(shù)學運算外,還在加密、圖像、語音等信號處理領域扮演著非常重要的角色。乘法器性能的優(yōu)劣直接影響著系統(tǒng)的速度,甚至決定了芯片的工作主頻。因此,設計并優(yōu)化乘法器的結構將大大提高整個系統(tǒng)的速度、面積和功耗等性能指標,一直是國內外研究的熱點之一。 本文對乘法器的理論進行了較為深入的研究,在此基礎上實現(xiàn)了一個用于一款FPGA中的18位可配置并行乘法器硬核。算法方面本設計通過比較分析采用了性能較好,復雜度較小的優(yōu)化Booth算法實現(xiàn)本乘法器,邏輯多采用CPL電路來實現(xiàn)具體電路。文中對于優(yōu)化Booth算法的電路實現(xiàn)提出了一種精巧的結構,降低了電路和版圖實現(xiàn)的復雜度。壓縮電路采用3:2壓縮,結構中對于補碼減運算的加一修正提出了一種統(tǒng)一的解決方案,減小了設計的難度,最終積輸出模塊選取進位旁路加法器結構。設計完成后對乘法器進行了仿真驗證,驗證表明達到了設計目標。
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP332.22
【圖文】：

面積和功耗三個因素不斷優(yōu)化。由于本設本章先給出 FPGA 的基本架構，并詳細研究乘法器理論。2.1 FPGA基本架構類來分，F(xiàn)PGA 可以分為 SRAM 結構，反融絲結的兩個 FPGA 廠家 Xilinx 和 Altera 的所有 FPG現(xiàn)的。這種工藝的優(yōu)點是可以用較低的成本實現(xiàn)是掉電后 SRAM 會失去所有配置，導致每次上電x還是Altera或者其他公司的FPGA，一般的結構都似稱為LE)的宏單元組成，其內的組件(Compone(如寄存器)，外加一些如進位鏈等先進的結構，一些IP核或者內嵌DSP芯片。如Altera的FPGA和X(LUT)。在LE或CLB中，組件的延時是固定的、tex系列FPGA的基本架構。

FPGA 基本架構及乘法器相關理論進行求和操作。這種累加基本上是一個多操方法是用許多加法器形成陣列，因而得名陣器是對迭代乘法器的一種改進，將求和過程分積的求和。圖 2.3 所示是一個 4×4 無符號數(shù)半加器，F(xiàn)A 表示全加器。3a0b2a0b1a0b0a0b

(a)為圖 2.5 中白色單元，(b)為圖 2.5 中灰色單元圖 2.6 Baugh-Wooley 乘法器基本單元結構th)算法)算法是 A.D.Booth 在 1951 年提出的一種乘數(shù)編碼運算中復雜的符號修正問題。設乘數(shù) B 的補碼表00112211 2 2 2 2 BBBBBnnnn 下變換[28]： 001223112102212110001122211001122110)2)2()2(22222)22(2)2(2)22222nnnnnnnnnnnnnnnnnnnnnBBBBBBBBBBBBBBBBBBBBBB

【引證文獻】

相關碩士學位論文 前2條

1 商麗衛(wèi);基于有限狀態(tài)機的乘法器設計與實現(xiàn)[D];太原科技大學;2012年

2 王曉涇;54位×54位冗余二進制乘法器的研究與設計[D];南京航空航天大學;2012年

本文編號：2771868