【摘要】：粗粒度可重構架構(Coarse-Grained Reconfigurable Architecture)因其在編程靈活性和能效間的良好折中,吸引著學術界和工業(yè)界的廣泛關注。本文重點研究粗粒度可重構架構設計空間探索時的功耗評估問題,為粗粒度可重構架構構建可用的系統(tǒng)級功耗模型。本文分別從體系結構級、電路級和工藝級對粗粒度可重構處理器的功耗建模問題進行了探索,提出了可根據(jù)體系結構、電路實現(xiàn)方式和工藝節(jié)點靈活拓展的系統(tǒng)級功耗模型,從而可以在系統(tǒng)設計早期即考慮功耗的影響,為粗粒度可重構架構的設計優(yōu)化提供支持。論文首先根據(jù)經(jīng)典靜態(tài)發(fā)射與同步的粗粒度可重構架構的組成,提出將功耗來源劃分為存儲功耗和非存儲功耗,分別建立參數(shù)化的體系結構級功耗模型。存儲器電路結構規(guī)整,體系結構參數(shù)明確。對于非存儲結構,內(nèi)部結構未知的定制電路,采用門級電路仿真獲得單次訪問能耗。其次,研究如何基于上述體系結構參數(shù)對開源功耗建模工具McPAT進行修改。根據(jù)現(xiàn)有結構,去除McPAT中不匹配結構,增加粗粒度可重構所需的模塊,并且驗證新增模塊功耗模型的準確性。接著,統(tǒng)計程序的運行行為,提供功耗輸入文件的性能統(tǒng)計參數(shù)。統(tǒng)計程序運行過程中的運行周期數(shù)、指令數(shù)、訪問基本處理單元(Processing Element,PE)的次數(shù)。最后,設計功耗對比實驗,將功耗模型的仿真結果與實際芯片測出的功耗比較,驗證本文提出的功耗模型的合理性。實驗結果顯示,當粗粒度可重構處理器只含一個PEA時,仿真功耗和實測功耗的誤差為-21.58%。含有四個PEA時,仿真功耗和實測功耗的誤差為-28.05%。本文誤差存在的原因是模型中未包括:(1)PE間互聯(lián)網(wǎng)絡;(2)上下文存儲器。作為對比,選取的兩篇參考文獻的功耗仿真誤差分別為-22.61%和-20.25%,而本文提出的模型在加入互聯(lián)網(wǎng)絡和上下文存儲器的建模后,可以預期仿真精度能比擬上述兩個功耗模型。同時,在目前的精度下,本文的系統(tǒng)級功耗模型已經(jīng)可以為CGRA的設計空間探索提供支持。本論文的成果已經(jīng)用于了后續(xù)的研究工作中。
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TP332
【圖文】：

器一般可分為通用處理器和專用處理器，前者如 Intel 的酷睿和至強如 Google 專為深度學習定制的 TPU[1](Tensor Processing Unit，張量處理器屬于指令驅動的執(zhí)行方式，一條指令的執(zhí)行必須經(jīng)過特定的正的執(zhí)行操作只占其中很少的時間和功耗，因此其性能/功耗比不高器相對應的是專用定制處理器，專用定制處理器很多具有數(shù)據(jù)流驅，根據(jù)特定應用需求專門設計對應的電路結構，無需指令集支持，速度快，功耗低。但專用定制處理器的劣勢也很明顯：與通用處理靈活性和拓展性，無法滿足層出不窮的應用需求；設計周期很長，要承擔滯后市場的風險。工藝結點不斷縮小，進入納米工藝后，高模成本，限制了全定制電路的廣泛使用[2]。構處理器結合了指令驅動處理器的靈活性和數(shù)據(jù)流驅動處理器的高通用處理器和專用處理器的替代選擇[3]�？芍貥嬏幚砥鞯膱�(zhí)行采用流結合的計算方式，處理器在運行時先執(zhí)行配置流，動態(tài)重構本次元陣列的功能，然后由數(shù)據(jù)流驅動運算單元執(zhí)行計算任務。Memory(context,data)

圖 2-2 Wattch 結構圖Fig2-2 Wattch architectureleScalar 是 Todd Austin 開發(fā)的用于建模處理器體系結構的開程序在某種特定體系結構上的具體執(zhí)行過程，統(tǒng)計出具體的Wattch 上運行測試程序時，Wattch 調用 SimpleScalar 的 si硬件性能模擬器，統(tǒng)計每個周期內(nèi)功能模塊的訪問次數(shù)，結模型，計算出各個模塊和處理器的功耗。Watcch 模型支持參數(shù)，為用戶留出了可配置接口，如 Cache 的容量及 ban、分支預測器的工作方式等。h 功耗模型缺點有：(1)工藝參數(shù)固定，可以仿真的工藝水平 在先進制程下的應用。(2)只考慮了電路的動態(tài)功耗，不符合分布。因此Wattch在現(xiàn)代工藝下的功耗仿真精度不能滿足lePower 是一個執(zhí)行驅動和周期精確的 RTL 級功耗er 不僅可以統(tǒng)計出各個硬件模塊的訪問頻率，還統(tǒng)計了模塊Power 為數(shù)據(jù)通路中的模塊建立功耗查找表，當測試程序運

圖 2-3 Power Timer 結構圖Fig2-3 Power Timer architecturePowerTimer 的處理器參考模型是 IBM 的 PowerPC 系列處理器，使用 IBM能模擬器 Turado/MET。從圖中可以看出，PowerTimer 的輸入端不僅有體系結數(shù)和硬件資源的訪問次數(shù)，還包括了工藝參數(shù)。其功耗模型共提供了不同層功耗仿真，功耗模型 RMAP(Research Microarchitecture Power Model )包括PAM(Common Power Analysis Methodology) 、 Legosim 、 ARPA(Array Ponalysis)。其中，CPAM 是一個晶體管級的功耗評估工具，可以提供一些與晶體關的功耗信息報告。Legaspi 是針對 LegOS 的一個仿真工具，通過仿真實驗化一些設計因素，如時鐘設計、時鐘器件類型等。ARPA 是針對于自有的 SR構的功耗仿真工具，限制了其仿真的通用性。PowerTimer 是一種系統(tǒng)級和門級相結合的功耗評估工具，在系統(tǒng)級框架中處理器的整體結構，部分模塊內(nèi)部采用門級仿真功耗，因為加入了更細致的電路模型，仿真結果較 Wattch 更為精確。此外，PowerTimer 加入了對工藝級仿真，拓展了在不同工藝結點上的應用。但 PowerTimer 的局限在于只針對于

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本文編號：2757409