FT-C55LP地址數據流單元的設計與實現(xiàn)
【學位授予單位】:國防科學技術大學
【學位級別】:碩士
【學位授予年份】:2008
【分類號】:TP332
【圖文】:
圖 1.1 方進定律流單元設計中的關鍵技術集型應用,伴隨著頻繁的數據訪問,數據地址在地址計算上作特殊考慮,有時計算地址的時間因此,DSP 中通常都含有支持地址計算的算術址產生器與 ALU 并行工作,使得地址計算不再明,使用獨立的 AGU 可使流水線效率提高到 1.執(zhí)行速度。FT-C55LP 地址數據流單元的一個主生成,其內部集成了三個不同數據地址產生器,操作數的存取,最多可以在 1 個周期內進行 3 并減少代碼量。速度,可以在 CPU 內設置多個并行操作的功能生器等。TMS320C6000 系列芯片的 CPU 內部和 6 個 ALU,這些功能部件可以最多在 1 個周
計過程的自動化,這就是 EDA 技術,它代表了當。近年來業(yè)界普遍應用的 EDA 工具已經有了較高人員的概念構思以高層次描述的形式輸入到EDA完成整個設計,此外還有專門的綜合優(yōu)化工具,能夠獲得較大的優(yōu)化[11]。 技術的迅猛發(fā)展,RTL 級設計方法也開始大行其計,設計人員按照“自頂向下”的設計方法,對整劃分,不再需要通過門級原理圖來描述電路,而語言(HDL)進行功能描述即可,最后通過綜合法,設計人員就可以擺脫電路細節(jié)的束縛,把精力的構思上。同時可以把新概念迅速轉化成為產品并且由于在設計中只定義了系統(tǒng)的行為特性,不庫的支持下,利用綜合優(yōu)化工具可以將高層次描網表。這種設計方法的典型流程圖如圖 1.2 所示[
于向 CPU 傳輸數據,2 條 16 位的數據總線和 2 條 24 位的地址總線用于從CPU 傳輸數據;1 個指令緩沖區(qū)和 1 個獨立的取出機制,因此,取指獨立于其他的 CPU 動作;具有如下的計算單元:1 個 40 位的算術邏輯單元(ALU)、1 個 16 位的ALU、1 個 40 位的移位器、2 個乘法累加器(MAC)。在一個周期內,每個 MAC 可執(zhí)行一次 17 位乘 17 位的乘法運算(分數或整數)和一次帶有可選的 32/40 位飽和度的 40 位加法或減法運算;1 條受保護的指令流水線,流水線保護機制在必要的時候插入等待周期以防止讀寫操作脫離預期順序;數據地址產生部件支持線性尋址、循環(huán)尋址和位反轉尋址;中斷控制邏輯可以屏蔽某些可屏蔽的中斷。FT-C55LP CPU 的結構框圖如圖 2.2 所示[15]。
【相似文獻】
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