【摘要】：將多個處理器核集成到一塊芯片上以提高系統(tǒng)芯片的整體性能已經(jīng)成為下一代SoC (System On Chip)設計的發(fā)展趨勢,而各處理器核之間通信效率的提高又成為多處理器芯片設計的關(guān)鍵。 目前的嵌入式多核處理器芯片設計多采用單總線結(jié)構(gòu),各處理器核之間相互獨立,而隨著系統(tǒng)中模塊數(shù)目的增加,各模塊之間的通信效率隨之降低,進而影響系統(tǒng)的整體性能。針對這一問題,本文采用二級片上總線架構(gòu),設計了一款同構(gòu)多核處理器芯片,并提出了一種新的處理器核間通信機制,通過這一機制實現(xiàn)了各處理器核之間的高效通信,提高了嵌入式多核處理器芯片的整體性能。本設計基于IP復用技術(shù),具有兩級總線架構(gòu)：局部總線負責處理器核與局部存儲器之間的通信；全局總線實現(xiàn)處理器核對共享模塊的訪問,兩層總線通過總線橋連接。本設計由四個局部處理器子系統(tǒng)和共享模塊(共享存儲器、通信控制器、資源管理器)組成,每個處理器子系統(tǒng)具有相同結(jié)構(gòu),包括處理器核與局部存儲器。處理器核通過訪問通信控制器對其他處理器核發(fā)起通信請求,本文采用固定優(yōu)先級法設置通信優(yōu)先級。各處理器核之間采用主從方式進行任務調(diào)度。系統(tǒng)通過資源管理器對共享模塊進行管理,從而解決了各處理器核對共享模塊訪問的沖突問題。 本設計使用VHDL語言在Altera公司Stratix-Ⅱ系列的EP2S130型號的FPGA中實現(xiàn),并對兩級總線和各模塊進行了功能仿真。與同類芯片相比,由于該款處理器的層級結(jié)構(gòu)和獨特的運行機制使其在具有多任務和并行性的同時,具有較高的通信效率,并且對外部事件響應的實時性也顯著增強。
【學位授予單位】：東北大學
【學位級別】：碩士
【學位授予年份】：2008
【分類號】：TP332

【參考文獻】

相關(guān)期刊論文 前3條

1 談穎莉,戎蒙恬;SOC芯片設計與測試[J];半導體技術(shù);2004年06期

2 溫國忠;劉俐;;IP核的可重用驗證方案研究[J];深圳職業(yè)技術(shù)學院學報;2006年02期

3 王彩云;嵌入式NIOS微處理器在FPGA中的開發(fā)應用[J];電子設計應用;2003年08期

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1 杜高明;MPSoC-NoC多核體系結(jié)構(gòu)及原型芯片實現(xiàn)技術(shù)研究[D];合肥工業(yè)大學;2007年

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1 林慧君;IP質(zhì)量評估技術(shù)的研究[D];合肥工業(yè)大學;2004年

本文編號：2742890